专利名称：用于记录存储器电路掩膜修正的电路的制作方法
技术领域：
本发明是有关于一种记录存储器电路掩膜修正的电路，尤指一种利用掩膜记录单元记录存储器电路内的所有掩膜修正的信息的电路。
背景技术：
在现有技术中，当存储器电路的设计者需要记录存储器电路掩膜修正的信息时， 通常在存储器电路的电路布局中置入一掩膜记录单元，其包括一些欲记录的掩膜层的电路布局。因此，当存储器电路的掩膜修正时，掩膜记录单元亦一并修正。如此，存储器电路的设计者透过掩膜记录单元便可获得存储器电路掩膜修正的信息。但是背景技术的掩膜记录单元的电路布局并没有对应于存储器电路内的所有掩膜。因此，当存储器电路修正时，如果掩膜记录单元没有涵盖被修正的掩膜，则存储器电路的设计者必须用其他方式记录被修正的掩膜。所以，背景技术的掩膜记录单元对于存储器电路的设计者而言并非很好的选择。
发明内容
本发明的一实施例提供一种用于记录存储器电路掩膜修正的电路。该电路包括一掩膜记录模块及一读取单元。该掩膜记录模块包括多个掩膜记录单元，每一掩膜记录单元的电路布局对应于该存储器电路的电路布局的所有掩膜；该读取单元是耦接于该掩膜记录模块，用于根据一时序脉冲及一启动信号，读取该掩膜记录模块的对应于该存储器电路的掩膜修正的一信息。该掩膜记录单元具有一第一端，用于接收一第一电压，一第二端，耦接于一地端，及一输出端，耦接于该读取单元。该掩膜记录单元包括一主动区域(active area, AA)层；一第一多晶硅层；一第二多晶硅层；一第一第零金属(MO)层；一第二第零金属层；一第三第零金属层；一第四第零金属层；一第五第零金属层；一第一第一金属(Ml) 层；一第二第一金属层；一第三第一金属层；一第一第二金属(Μ》层；一第二第二金属层； 一第三第二金属层；一第四第二金属层；一第一最上层金属(top metal, TM)层；一第二最上层金属层；一第一接触插栓(contact，CT)层，耦接于该第一多晶硅层与该第一第零金属层之间；一第二接触插栓层，耦接于该第一多晶硅层与该第二第零金属层之间；一第三接触插栓层，耦接于该主动区域层与该第二第零金属层之间；一第四接触插栓层，耦接于该主动区域层与该第三第零金属层之间；一第五接触插栓层，耦接于该主动区域层与该第四第零金属层之间；一第六接触插栓层，耦接于该第二多晶硅层与该第四第零金属层之间； 一第七接触插栓层，耦接于该第二多晶硅层与该第五第零金属层之间；一第一第零通孔 (VIAO)层，耦接于该第一第一金属层与该第一第零金属层之间；一第二第零通孔层，耦接于该第二第一金属层与该第三第零金属层之间；一第三第零通孔层，耦接于该第三第一金属层与该第五第零金属层之间；一第一第一通孔(VIAl)层，耦接于该第二第二金属层与该第一第一金属层之间；一第二第一通孔层，耦接于该第三第一金属层与该第三第二金属层之间；一第一第二通孔(VIA》层，耦接于该第一第二金属层与该第一最上层金属层之间；一第二第二通孔层，耦接于该第二第二金属层与该第一最上层金属层之间；一第三第二通孔层，耦接于该第三第二金属层与该第二最上层金属层之间；及一第四第二通孔层，耦接于该第四第二金属层与该第二最上层金属层之间；其中该第四第二金属层另耦接于该掩膜记录单元的第二端，该第二第一金属层另耦接于该掩膜记录单元的输出端，及该第一第二金属层另耦接于该掩膜记录单元的第一端。该主动区域层是一 N+电阻(N+resistor)。该多个掩膜记录单元的电路布局皆相同。 本发明提供一种用于记录存储器电路掩膜修正的电路，该电路是利用一掩膜记录模块中的多个掩膜记录单元记录该存储器电路掩膜修正的信息，其中每一掩膜记录单元的电路布局是对应于该存储器电路的电路布局的所有掩膜，且该掩膜记录模块中的多个掩膜记录单元的电路布局皆相同。因此，在本发明中，不论该存储器电路的电路布局中的哪一层掩膜被修正，都能被该掩膜记录模块所记录。另外，因为该掩膜记录模块中的多个掩膜记录单元的电路布局皆相同，所以可降低该存储器电路的设计复杂度。
图1是本发明的一实施例说明用于记录存储器电路掩膜修正的电路的示意图。 图2是说明掩膜记录模块中的掩膜记录单元的电路布局剖面的示意图。 图3是说明掩膜记录模块的示意图。
图4是说明读取单元根据时序脉冲及启动信号，读取掩膜记录模块的对应于存储
器电路的掩膜修正的信息的示意图。主要元件符号说明
100 电路 110读取单元 10222 主动区域层 10226第二多晶硅层 10230第二第零金属层 10234第四第零金属层 10238第一第一金属层 10242第三第一金属层 10246第二第二金属层 10250第四第二金属层 10254第二最上层金属层 10258第二接触插栓层 10262第四接触插栓层 10266第六接触插栓层 10270第一第零通孔层 10274第三第零通孔层 10278第二第一通孔层 10282 第二第二通孔层 10286第四第二通孔层
102掩膜记录模块 1021-102m掩膜记录单元 10224第一多晶硅层 10228第一第零金属层 10232第三第零金属层 10236第五第零金属层 10240第二第一金属层 10244第一第二金属层 10248第三第二金属层 10252第一最上层金属层 10256第一接触插栓层 10260第三接触插栓层 10264第五接触插栓层 10268第七接触插栓层 10272第二第零通孔层 10276第一第一通孔层 10280第一第二通孔层 10284第三第二通孔层 CK时序脉冲
EN启动信号PWR第一电压GND地端OUT输出端
具体实施例方式请参照图1，图1是本发明的一实施例说明用于记录存储器电路掩膜修正的电路 100的示意图。电路100包括掩膜记录模块102和一读取单元110。掩膜记录模块102包括多个掩膜记录单元1021-102m，其中每一掩膜记录单元的电路布局对应于存储器电路的电路布局的所有掩膜，且多个掩膜记录单元1021-102m的电路布局皆相同。读取单元110 是耦接于掩膜记录模块102，用于根据一时序脉冲CK及一启动信号EN，读取掩膜记录模块 102的对应于存储器电路的掩膜修正的一信息。请参照图2，图2是说明掩膜记录模块102中的掩膜记录单元1021的电路布局剖面的示意图。如图2所示，掩膜记录单元1021包括一主动区域(activearea，AA)层10222、 一第一多晶硅(Poly)层10224、一第二多晶硅层10226、一第一第零金属(MO)层10228、一第二第零金属层10230、一第三第零金属层10232、一第四第零金属层10234、一第五第零金属层10236、一第一第一金属(Ml)层10238、一第二第一金属层10M0、一第三第一金属层 10M2、一第一第二金属(IC)层10M4、一第二第二金属层10M6、一第三第二金属层10M8、 一第四第二金属层10250、一第一最上层金属(top metal，TM)层10252、一第二最上层金属层10254、一第一接触插栓(contact，CT)层10256、一第二接触插栓层10258、一第三接触插栓层1(^60、一第四接触插栓层1(^62、一第五接触插栓层1(^64、一第六接触插栓层1(^66、 一第七接触插栓层1(^68、一第一第零通孔(VIAO)层10270、一第二第零通孔层10272、一第三第零通孔层10274、一第一第一通孔(VIAl)层10276、一第二第一通孔层10278、一第一第二通孔(VIA》层1(^80、一第二第二通孔层1(^82、一第三第二通孔层10284及一第四第二通孔层1(^86，其中第一接触插栓层10256是耦接于第一多晶硅层102M与第一第零金属层 102 之间；第二接触插栓层10258是耦接于第一多晶硅层102 与第二第零金属层10230 之间；第三接触插栓层10260是耦接于主动区域层10222与第二第零金属层10230之间；第四接触插栓层10262是耦接于主动区域层10222与第三第零金属层10232之间；第五接触插栓层10264是耦接于主动区域层10222与第四第零金属层10234之间；第六接触插栓层 10266是耦接于第二多晶硅层102 与第四第零金属层10234之间；第七接触插栓层10268 是耦接于第二多晶硅层10226与第五第零金属层10236之间；第一第零通孔层10270是耦接于第一第一金属层10238与第一第零金属层102 之间；第二第零通孔层10272是耦接于第二第一金属层10240与第三第零金属层10232之间；第三第零通孔层10274是耦接于第三第一金属层10242与第五第零金属层10236之间；第一第一通孔层10276是耦接于第二第二金属层10246与第一第一金属层10238之间；第二第一通孔层10278是耦接于第三第一金属层10242与第三第二金属层10248之间；第一第二通孔层10280是耦接于第一第二金属层10244与第一最上层金属层10252之间；第二第二通孔层10282是耦接于第二第二金属层10246与第一最上层金属层10252之间；第三第二通孔层10284是耦接于第三第二金属层10248与第二最上层金属层102M之间；第四第二通孔层10286是耦接于第四第二金属层10250与第二最上层金属层102M之间。另外，第四第二金属层10250另耦接于掩膜记录单元1021的第二端，第二第一金属层10240另耦接于掩膜记录单元1021的输出端0UT1022，及第一第二金属层10244另耦接于掩膜记录单元1021的第一端。此外，主动区域层10222是一 N+电阻(N+resistor)。因为掩膜记录模块102中的每一掩膜记录单元的电路布局皆相同，所以其余掩膜记录单元的电路布局不再赘述。图3是说明掩膜记录模块102的示意图。如图3所示，图3中的每一掩膜记录单元是图2的鸟瞰图。根据存储器电路的电路布局的所有掩膜将多个掩膜记录单元1021-102m， 区分成多组Gl-Gn，其中每一组对应于存储器电路内的一层掩膜且每一组的掩膜记录单元的数目皆相同。例如，存储器电路的电路布局的有10层掩膜，则可将掩膜记录模块102包括的30个掩膜记录单元1021-1050区分成10组Gl-GlO且每一组有3个掩膜记录单元。因为存储器电路内的每一层掩膜对应3个掩膜记录单元，所以对于存储器电路内的每一层掩膜而言，可修正8次。如图3所示，掩膜记录单元1021、1022、1023是对应于存储器电路内的主动区域层，及掩膜记录单元10M、1025、1(^6是对应于存储器电路内的接触插栓层，其余依此类推。但本发明并不受限于30个掩膜记录单元和10层掩膜，且亦不受限于掩膜记录单元1021、1022、1023对应于存储器电路内的主动区域层以及掩膜记录单元10对、1025、 10 是对应于存储器电路内的接触插栓层。另外，掩膜记录模块102中的每一掩膜记录单元的电路布局是涵盖存储器电路的电路布局的所有掩膜，且掩膜记录模块102中的每一掩膜记录单元的电路布局皆相同。例如，存储器电路的电路布局有10层掩膜，则掩膜记录单元1021-102m中的每一掩膜记录单元的电路布局亦有10层掩膜。此外，掩膜记录单元 1021-102m中的每一掩膜记录单元皆具有一第一端，用于接收一第一电压PWR，一第二端， 耦接于一地端GND，及一输出端OUT，耦接于读取单元110。如图3所示，每一个掩膜记录单元的输出端的预设值是逻辑低电位“0”(亦即地端 GND)。因此，如图3所示，记录主动区域层掩膜修正的掩膜记录单元1021的电路布局是在A 点被切断，所以掩膜记录单元1021的输出端OUT可输出逻辑低电位“0”的预设值。如果掩膜记录单元1021的输出端OUT是输出逻辑高电位“1” (亦即第一电压PWR)，则掩膜记录单元1021的电路布局会在B点被切断。所以当读取单元110读出掩膜记录单元1021、1022、 1023的输出是0、0、1，则表示主动区域层的掩膜被修正一次；当读取单元110读出掩膜记录单元1021、1022、1023的输出是1、0、1，则表示主动区域层的掩膜被修正五次，其余依此类推。另外，掩膜记录模块102中的其余掩膜记录单元的操作原理皆和掩膜记录单元1021相同，在此不再赘述。请参照图4，图4是说明读取单元110根据时序脉冲CK及启动信号EN，读取掩膜记录模块102的对应于存储器电路的掩膜修正的信息的示意图。如图4所示，当启动信号 EN启动时，读取单元110根据时序脉冲CK，依序输出掩膜记录模块102的多个掩膜记录单元所记录的结果。存储器电路的设计者即可根据读取单元110输出的结果，知道存储器电路掩膜修正的信息。如图4所示，启动信号EN可一直维持启动，则读取单元110会一直循环输出掩膜记录模块102的多个掩膜记录单元所记录的结果。但启动信号EN亦可只启动到输出一次掩膜记录模块102的多个掩膜记录单元所记录的结果。综上所述，本发明所提供的用于记录存储器电路掩膜修正的电路，其是利用掩膜记录模块中的多个掩膜记录单元记录存储器电路掩膜修正的信息，其中每一掩膜记录单元的电路布局是对应于存储器电路的电路布局的所有掩膜，且掩膜记录模块中的多个掩膜记录单元的电路布局皆相同。因此，在本发明中，不论存储器电路的电路布局中的哪一层掩膜被修正，都能被掩膜记录模块所记录。另外，因为掩膜记录模块中的多个掩膜记录单元的电路布局皆相同，所以可降低存储器电路的设计复杂度。 以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种用于记录存储器电路掩膜修正的电路，包括一掩膜记录模块，包括多个掩膜记录单元，每一掩膜记录单元的电路布局对应于该存储器电路的电路布局的所有掩膜；及一读取单元，耦接于该掩膜记录模块，用于根据一时序脉冲及一启动信号，读取该掩膜记录模块的对应于该存储器电路的掩膜修正的一信息。
2.如权利要求1所述的电路，其特征在于该掩膜记录单元具有一第一端，用于接收一第一电压，一第二端，耦接于一地端，及一输出端，耦接于该读取单元。
3.如权利要求1所述的电路，其特征在于该掩膜记录单元包括 一主动区域(AA)层；第--多晶娃层；第二-多晶娃层；第--第零金属(MO)第二二第零金属层；第三三第零金属层；一第四第零金属层； 一第五第零金属层； 一第一第一金属(Ml)层； 一第二第一金属层； 一第三第一金属层； 一第一第二金属(M》层； 一第二第二金属层； 一第三第二金属层； 一第四第二金属层； 一第一最上层金属(TM)层； 一第二最上层金属层；一第一接触插栓(CT)层，耦接于该第一多晶硅层与该第一第零金属层之间； 一第二接触插栓层，耦接于该第一多晶硅层与该第二第零金属层之间； 一第三接触插栓层，耦接于该主动区域层与该第二第零金属层之间； 一第四接触插栓层，耦接于该主动区域层与该第三第零金属层之间； 一第五接触插栓层，耦接于该主动区域层与该第四第零金属层之间； 一第六接触插栓层，耦接于该第二多晶硅层与该第四第零金属层之间； 一第七接触插栓层，耦接于该第二多晶硅层与该第五第零金属层之间； 一第一第零通孔(VIAO)层，耦接于该第一第一金属层与该第一第零金属层之间； 一第二第零通孔层，耦接于该第二第一金属层与该第三第零金属层之间； 一第三第零通孔层，耦接于该第三第一金属层与该第五第零金属层之间； 一第一第一通孔(VIAl)层，耦接于该第二第二金属层与该第一第一金属层之间； 一第二第一通孔层，耦接于该第三第一金属层与该第三第二金属层之间； 一第一第二通孔(VIA》层，耦接于该第一第二金属层与该第一最上层金属层之间； 一第二第二通孔层，耦接于该第二第二金属层与该第一最上层金属层之间；一第三第二通孔层，耦接于该第三第二金属层与该第二最上层金属层之间；及一第四第二通孔层，耦接于该第四第二金属层与该第二最上层金属层之间； 其中该第四第二金属层另耦接于该掩膜记录单元的第二端，该第二第一金属层另耦接于该掩膜记录单元的输出端，及该第一第二金属层另耦接于该掩膜记录单元的第一端。
4.如权利要求3所述的电路，其特征在于该主动区域层是一N+电阻。
5.如权利要求1所述的电路，其特征在于该多个掩膜记录单元的电路布局皆相同。
全文摘要
用于记录存储器电路掩膜修正的电路包括一掩膜记录模块及一读取单元。该掩膜记录模块包括多个掩膜记录单元，每一掩膜记录单元的电路布局对应于该存储器电路的电路布局的所有掩膜；该读取单元是耦接于该掩膜记录模块，用于根据一时序脉冲及一启动信号，读取该掩膜记录模块的对应于该存储器电路的掩膜修正的一信息。
文档编号G11C7/18GK102176321SQ20111004412
公开日2011年9月7日 申请日期2011年2月17日 优先权日2010年12月22日
发明者刘士晖, 张正男, 陈永兴 申请人:钰创科技股份有限公司