专利名称：复位信号抗干扰电路的制作方法
技术领域：
本发明涉及一种复位信号抗干扰电路。
背景技术：
现有的主板上通常装有一个或多个DDR (Double Data Rate，双倍速率)存储器，DDR存储器的数据传输速率快,且可响应CPU (Central Processing Unit,中央处理器)发出的复位指令停止所有操作，以节约电力。在复位期间，DDR存储器将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序将复位，而且不理睬数据总线上的任何动静，以达到节省电力的目的。DDR存储器的复位信号接收引脚与CPU的复位信号输出 引脚相连以接收CPU发出的复位信号，然而在CPU发出的复位信号发生跳变的瞬间，DDR存储器的复位信号接收引脚常受到其它信号的干扰，导致DDR存储器接收的复位信号与所述(PU发出的复位信号电平状态不一致，易于错误地响应复位指令。
发明内容
鉴于以上内容，有必要提供一种可防止DDR存储器错误响应复位指令的复位信号抗干扰电路。一种复位信号抗干扰电路，包括一中央处理器、一与该中央处理器相连的存储器及一缓冲电路，所述缓冲电路的输入端与所述中央处理器的复位信号输出引脚相连，所述缓冲电路的输出端与所述存储器的复位信号接收引脚相连，所述缓冲电路的输入端与输出端的电平状态相同。相较于现有技术，本发明复位信号抗干扰电路利用连接于所述中央处理器及所述存储器之间的缓冲电路保证存储器接收的复位信号与中央处理器发出的复位信号的电平状态一致，以防止存储器错误地响应复位指令。
图I是本发明较佳实施方式复位信号抗干扰电路的组成图。图2是图I中缓冲电路的电路图。图3是图2中输入信号与输出信号的波形图。主要元件符号说明
CPUI10
缓冲电路20
第一 DDR存储f 30 第二 DDR存储f 40 晶体管 —Q1~Q3 电阻&1~R6
电容|C1~C3
如下具体实施方式
将结合上述附图进一步说明本发明。
具体实施例方式请参阅图1，本发明复位信号抗干扰电路包括一 CPU 10、一缓冲电路20、一第一DDR存储器30及一第二 DDR存储器40。所述缓冲电路20的输入端与所述CPU 10的复位信号输出引脚RESET相连，所述缓冲电路20的输出端与所述第一 DDR存储器30的复位信号接收引脚RESETl及第二 DDR存储器40的复位信号接收引脚RESET2相连。请参阅图2，所述缓冲电路20包括晶体管Q1 Q3、电阻R1 R6及电容C1 C3。所述晶体管Qf Q3均为NPN型双极性三极管。晶体管Ql的基极通过电阻Rl与所述CPU 10的RESET引脚相连，晶体 管Ql的集电极通过电阻R2接一 3. 3V的备份电源，晶体管Ql的发射极接地。晶体管Q2的基极通过电阻R3与晶体管Ql的集电极相连，晶体管Q2的集电极通过电阻R4与一 I. 5V的直流电源相连，晶体管Q2的发射极接地。晶体管Q3的基极通过电阻R5与晶体管Ql的集电极相连，晶体管Q3的集电极通过电阻R6与所述I. 5V的直流电源相连，晶体管Q3的发射极接地。电容Cl的一端与晶体管Ql的集电极相连，另一端接地。电容C2的一端与晶体管Q2的集电极相连，另一端接地。电容C3的一端与晶体管Q3的集电极相连，另一端接地。晶体管Q2的集电极与所述第二 DDR存储器40的RESET2引脚相连，晶体管Q3的集电极与所述第一 DDR存储器30的RESETl引脚相连。请结合参阅图2及图3，当所述CPU 10的RESET引脚的信号为高电平(大于0.7V)时，晶体管Ql导通，晶体管Ql的集电极接地，因而晶体管Q2及Q3的基极均为低电平(小于
0.7V)，晶体管Q2及Q3均截止，晶体管Q2的Q3的集电极均为高电平，因而所述缓冲电路20输出两路高电平的信号(与其输入端接入的高电平复位信号的电平一致)至所述第一DDR存储器30及第二 DDR存储器40的复位信号接收引脚RESET1、RESET2，所述第一 DDR存储器30及第二 DDR存储器40此时正常工作。当所述CPU 10的RESET引脚的信号为低电平时，晶体管Ql截止，晶体管Ql的集电极为闻电平，因而晶体管Q2及Q3的基极均为闻电平，晶体管Q2及Q3均导通，晶体管Q2的Q3的集电极均为低电平，因而所述缓冲电路20输出两路低电平的信号(与其输入端接入的低电平复位信号的电平一致)至所述第一 DDR存储器30及第二 DDR存储器40的复位信号接收引脚RESET1、RESET2，所述第一 DDR存储器30及第二 DDR存储器40均响应所述CPU 10发出复位信号(该复位信号为低电平有效)，停止所有操作，以节约电力。在本发明较佳实施方式中，所述CPU 10发出的复位信号未直接传送至所述第一DDR存储器30及第二 DDR存储器40，而是通过所述缓冲电路20的变换后方才传送给所述第一 DDR存储器30及第二 DDR存储器40，使所述第一 DDR存储器30及第二 DDR存储器40的复位信号接收端无论是否受到外界信号的干扰其电平状态均能与所述CPU 10发出的复位信号的电平状态一致，从而可防止错误地响应所述CPU 10发出的复位信号。在本发明较佳实施方式中，所述晶体管Qf Q3亦可为其它等效的开关元件(如场效应管等)，所述缓冲电路20可通过控制晶体管的数量输出一路或多路信号至电脑主板上的一个或多个DDR存储器。以上仅为本发明的较佳实施方式，本技术领域人员根据本发明的原理所作的等效变化，均应涵盖在本发明的保护范围内。
权利要求
1.一种复位信号抗干扰电路，包括一中央处理器及一与该中央处理器相连的存储器，其特征在于所述复位信号抗干扰电路还包括一缓冲电路，所述缓冲电路的输入端与所述中央处理器的复位信号输出引脚相连，所述缓冲电路的输出端与所述存储器的复位信号接收引脚相连，所述缓冲电路的输入端与输出端的电平状态相同。
2.如权利要求I所述的复位信号抗干扰电路，其特征在于所述缓冲电路包括一第一晶体管及一第二晶体管，所述第一晶体管及第二晶体管连接于所述中央处理器及所述控制器之间。
3.如权利要求2所述的复位信号抗干扰电路，其特征在于所述第一晶体管的基极与所述中央处理器的复位信号输出引脚相连，所述第一晶体管的集电极接一第一电源，所述第一晶体管的发射极接地。
4.如权利要求3所述的复位信号抗干扰电路，其特征在于所述第二晶体管的基极与所述第一晶体管的集电极相连，所述第二晶体管的集电极接一第二电源且与所述存储器的复位信号接收引脚相连，所述第二晶体管的发射极接地。
5.如权利要求4所述的复位信号抗干扰电路，其特征在于所述的复位信号抗干扰电路还包括另一存储器，所述缓冲电路还包括一第三晶体管，所述第三晶体管的基极与所述第一晶体管的集电极相连，所述第三晶体管的集电极接所述第二电源并与所述另一存储器的复位信号接收引脚相连，所述第三晶体管的发射极接地。
6.如权利要求5所述的复位信号抗干扰电路，其特征在于所述第一晶体管、第二晶体管及第三晶体管的集电极各接有一滤波电容。
7.如权利要求2所述的复位信号抗干扰电路，其特征在于所述第一晶体管及第二晶体管均为NPN型双极性三极管。
8.如权利要求2所述的复位信号抗干扰电路，其特征在于所述第一晶体管及第二晶体管均为场效应管。
9.如权利要求I所述的复位信号抗干扰电路，其特征在于所述存储器为双倍速率存储器。
全文摘要
一种复位信号抗干扰电路，包括一中央处理器、一与该中央处理器相连的存储器及一缓冲电路，所述缓冲电路的输入端与所述中央处理器的复位信号输出引脚相连，所述缓冲电路的输出端与所述存储器的复位信号接收引脚相连，所述缓冲电路的输入端与输出端的电平状态相同。本发明复位信号抗干扰电路利用所述缓冲电路保证所述存储器接收的复位信号与中央处理器发出的复位信号的电平状态一致，以防止存储器错误地响应复位指令。
文档编号G11C7/24GK102723106SQ201110080360
公开日2012年10月10日 申请日期2011年3月31日 优先权日2011年3月31日
发明者王力勇 申请人:鸿富锦精密工业(深圳)有限公司, 鸿海精密工业股份有限公司