专利名称：与非逻辑字线选择的制作方法
技术领域：
本发明涉及动态随机存取存储器(DRAM)领域，并且具体地涉及这些存储器中的字线驱动器。
背景技术：
多年以来已经意识到，在有效DRAM周期期间提升电势能够增强读和写。參见美国专利 4，247，917,4, 087，704 和 4，584，672。还已知的是，在DRAM中由于各种原因对信号进行电平移位。在美国专利 4，460, 257中示出了电平移位的示例。
图IA是DRAM中单个单元的示意图。图IB是字线驱动器信号的波形，将会看到，该信号上升到Vcc以上，以及下降到Vss以下。图2是示出了字线驱动器的分组和用于选择字线驱动器的解码器的图。图3A是用于产生组选择信号的电路的电路图。图3B是接收解码的高地址范围和中地址范围的电平移位解码器的电路图。图3C是从图3A和图3B的电路接收信号的字线驱动器的电路图。图4是用于描述图3A-图3C的电路的操作的时序图。
具体实施方式
公开了动态随机存取存储器(DRAM)的字线(WL)驱动器和WL选择电路。在以下描述中，给出了许多具体细节(诸如具体数量的字线和字线驱动器)以提供对本发明的透彻理解。对本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实施本发明。在其它情况中，为了避免不必要地使本发明模糊，没有详细描述公知电路。下文描述的DRAM是利用已知エ艺通过使用互补金属氧化物(CMOS)技术制造而成的单个集成电路。字线驱动器信号一个实施例中描述的DRAM根据以地(Vss)为基准的单个电势Vcc (例如IV)进行操作。将会看到，WL上的驱动信号从高于Vcc的正电势(例如I. 5V)延伸到相对于Vss的负电势(例如O. 25V)。存在用于产生更高的正电势和更低的负电势的片上电荷泵电路。从而，只将单个电势施加到存储器，而其上制造有该电路的基底仍然保持在Vss。參考图1A，示出了单个DRAM単元，其具有电容器14，该电容器的一端耦合到地而另一端耦合到η沟道晶体管10。晶体管10选择性地将电容器14耦合到位线12。图IB中示出了 WL信号的波形。其从相对于Vss的负电势(VssWL)延伸到高于Vcc的正电势(VccWL)。VssWL減少了通过晶体管10的漏电流(leakage)，因此增加了电荷在电容器14上的保持时间。更高的正的VccWL电势保证了晶体管10上将不存在阈值电压降(threshold drop)，因此在写入期间，可以将电容器14充电到满Vcc电势。在没有保护电路的情况下，利用CMOS电路中使用的普通晶体管来切换并传送较高的正电压会增加泄漏率和缺陷率。将会看到，在下文描述的电路中包括较高电压保护。图2的架构在所描述的实施例中，如图2所示，存在128个WL，其中，WL驱动器以4个驱动器为ー组进行组织。例如，组20为WL 124-127提供驱动器信号。每个驱动器的输出提供图IB中所示的波形。在图2的架构中，用施加到存储器的7个地址位来选择WL。将这7个地址位分为2个高范围地址位、3个中范围地址位和2个低范围地址位。在图2中示出了这些未解码的地址位耦合到三个解码器15。2个高范围地址位在解码之后产生4个已解码的地址位，其在框22中被示为addrh〈3:0>，中范围地址位在解码之后在框22中被示为addrm〈7:0>，并 且最后，已解码的低范围地址位在框22中被示为predeclo〈3:0>。因此,概括而言,存在4个已解码的高范围地址信号，8个已解码的中范围地址信号和4个已解码的低级别地址信号。这些信号允许选择128(4X8X4 = 128)个WL中的ー个。在图2中，预解码器是成对组织的，诸如预解码器24和预解码器26，其中每个预解码器选择4个WL驱动器。例如，预解码器26选择针对WL 4-7的WL驱动器，而预解码器24选择针对WL 0-3的WL驱动器。图3B中详细示出了这些解码器中的ー个。每个解码器接收ー个已解码的高范围地址信号和ー个已解码的中范围地址信号。所述ー对解码器24和26接收addrh〈0>和addrm〈l: 0>，将已解码的高范围地址信号和中范围地址信号的每个组合施加到其中ー个预解码器，因此对于该实施例，存在被组织成16对的32个预解码器。已解码的低范围地址位各自选择ー个电路30。因此，存在4个电路30，其在图3A中详细示出。电路30接收WL使能信号(wIen)和子阵列选择信号。(在一个实施例中，存储器被分为多个存储体(bank)，并且每个存储体具有多个子阵列。)每个电路30提供两个输出，wlegrp和vccwlgrpen。将这些输出中的姆ー个通过线路31提供给姆个WL驱动器。来自电路30的姆个vccwlgrpen信号唤醒32个WL驱动器,并且结合图3C将看到，姆个vccwlgrpen信号为驱动信号提供正电势。如较早提到的，已解码的高范围地址和中范围地址选择4个WL驱动器。最終，wlegrp信号选择这4个WL驱动器中的一个驱动器，其中该驱动器位于被唤醒的32个驱动器中。因此，仅单个字线驱动器实际上为任意给定的ー组地址提供了 WL信号。通过仅唤醒128个驱动器中的32个，可以节省大量功率。现在參照图3A，电路在线路54上从片上电荷泵接收比Vcc更高的正的电势(VccWL)，其中该片上电荷泵根据Ncc进行操作。而且，该电路在线路53上从片上负电荷泵接收负电势。基于已解码的低范围地址信号，毎次仅选择四个电路(诸如图3A所示的)中的一个。这可以通过将wlen信号与predeclo〈3:0>进行与非操作(NAND)以在线路61上提供wle_b信号来实现。Vcc耦合到晶体管38和40的栅极，并且如将要讨论的，这些晶体管提供针对线路54上的较高电压的保护。反相器41，42和43耦合在Vcc和地之间，与非门52接收Vcc电势并且耦合到线路53 (负电势VssWL)。线路54通过P沟道晶体管32和33耦合到输出线路60 (Vccwlgrp)。当节点37上的电势为低吋，这些晶体管导通。在包括P沟道晶体管34和35的类似锁存器的电路中，P沟道晶体管35的栅极也连接到节点37，因此晶体管35在晶体管32和33导通时导通，在线路60的输出处于其睡眠状态(近似等于Vcc)时关断。假定在图3A的电路中wle-bar为低，亦即，该电路被ー个已解码的低范围地址信号选定。(WLe在下文描述的整个过程期间都为高。)反相器43的输出将为高，因此晶体管36关断并且反相器41和42的输出都将为低。在这些条件下，晶体管46将不导通，并且由于晶体管40导通，节点37将保持为低。在节点37为低的情况下，晶体管32和33导通，并且线路60上升到VccWL。此外，晶体管34导通，从而使得晶体管35关断。晶体管39用作ニ极管，这是因为其漏极和栅极处于同一电势(Vcc)。该晶体管防止线路60下降到比Vcc低出多于ー个阈值电压的电势。当图3A的电路被选定并且输出线路上升到VccWL吋，晶体管39不导通，这是因为其源极处于比其栅极和漏极更高的电势。当wle-bar信号处于其高状态时，亦即图3A的电路被取消选定时，反相器43的输出为低，并且这使得晶体管36导通。门41的输出为高，因此节点37为高。这防止晶体管32和33以及晶体管34导通。另ー方面，晶体管35导通，晶体管46也导通。晶体管38和40分别为晶体管46和反相器41提供保护，使其免受较高电压VccWL。当图3A的电路被选定吋，晶体管46关断，并且如果没有晶体管38，则较高电势VccWL将出现在晶体管46的漏极上。此时，晶体管38导通，这是因为其栅极耦合到Vcc。其提供了阈值电压降，使得晶体管46不会遭受VccWL电势。类似地，当图3A的电路未被选定吋，如果没有晶体管40，则反相器41的输出将暴露给较高电势VccWL。因此，晶体管40上的阈值电压降会降低反相器41的压力。图3A的下部提供以VssWL为基准的wlegrp信号。线路60上的wle信号向与非门52提供ー个输入。该门的另ー输入来自P沟道晶体管46和η沟道晶体管51之间的节点。门52的输出控制晶体管55和58。晶体管57和58之间的节点提供wlegrp信号。如果图3A的电路被选定，则线路61上的电势(wle_b)为低，从而使得晶体管50和57导通，并且关断晶体管51。这使得晶体管50和51之间的结电压(junction)上升，因此满足门52的条件。门52的输出将为低，从而关断晶体管58。然后，线路56被晶体管57拉到Vcc。当图3A的电路被取消选定吋，wle_b为高，因此晶体管50和57关断，并且晶体管51导通。门52的条件不满足，其输出为高，从而接通晶体管55和58。这使得线路56达到VssWL。图3B的解码器图3B的解码器接收ー个已解码的中范围信号和ー个已解码的高范围信号。如果这两个信号都为高，则满足与非门65的条件，并且门65的输出在电势上下降。这使得晶体管66导通，从而使得线路66在电势上上升到Vcc。而且，晶体管69导通，从而使得晶体管68仍然关断。如果不满足门65的条件，则晶体管66关断，并且晶体管67导通，从而使得晶体管68将线路70耦合到VssWL。此时晶体管69关断。因此，线路70上的解码信号具有导通电势Vcc以及关断电势VssWL。如之前提到的，针对每四个字线驱动器，存在一个解码器，因此线路70连接到四个字线驱动器。图3C的字线驱动器图3C的WL驱动器如果被选定，则在线路70和线路56上接收大小为Vcc的信号。这唯一地选定了ー个WL驱动器。此外，图3C的电路以及其它31个WL驱动器在线路60上接收将其唤醒的电势。在满足门71的条件的情况下，其输出为低并且晶体管73导通，从而使得字线上升到vccwlgrp。晶体管74被迫关断，并且η沟道晶体管81也关断。如果不满足门71的条件，则晶体管81导通，并且晶体管73的栅极处于高电势，从而将线路80从Vccwlgrp断开。晶体管74导通，从而加强了晶体管73的关断状态。注意，WL 80或者在该WL被选定时处于vccwlgrp (VccffL)，或者在图3C的WL驱动器被取消选定时处于VssWL(负电势)。再一次地，如图3A的电路的情况，与非门71和晶体管81将遭受较高电势，一个是在WL驱动器被选定吋，而另ー个是在字线驱动器被取消选定吋，然而，晶体管72和75防止了这种情况的发生，正如结合图3A所描述的。图4的时序图图4中的最上面的波形是存储器时钟，根据该存储器时钟触发所有其它时序信号。虚线90表示地址信号被施加到地址解码器15 (图2)并且被解码。之后不久，wlen线路(图3A)被选定。然后，将组信号(Vccwlgrp)施加到32个WL，所述32个WL与选定图3A的电路的ー个已解码的低范围地址位相关联。将该电势施加到图3C的线路60。注意，在此之前，由图3A的晶体管39将该线路保持在低于Vcc的电压阈值。在箭头91所指示的wlen上升之后，针对所选定的WL的WL驱动器信号从VssWL上升到VccWL。在发生感测(sensing)之后,wlen电势下降,从而使得vccwlgrp信号下降到Vcc ；而对于WL来说，则在电势上下降到VssWL，如箭头92所示。因此，已经描述了 WL选择架构，该架构使用与非逻辑并且提供具有比Vcc更高的高电势以及相对于Vss为负的更低电势的WL驱动器信号。权利要求1.ー种DRAM，包括 多个字线驱动器； 多个解码器，每个解码器用于从由所述多个字线驱动器构成的多组字线驱动器中选定ー组字线驱动器，所述多个解码器接收存储器地址的第一范围和第二范围内的已解码的地址信号；以及 多个选择电路，用于接收存储器地址的不同的第三范围内的已解码的地址信号，每个选择电路提供多个第一选择信号，每个第一选择信号耦合到所述多组字线驱动器中的字线驱动器，使得对于地址的所述第一范围、所述第二范围和所述第三范围内的每个唯一的已解码的地址，选定单个字线驱动器。
2.如权利要求I所述的DRAM，其中，所述解码器使用与非逻辑。
3.如权利要求I所述的DRAM，其中，所述字线驱动器使用与非逻辑来选定所述单个字线驱动器。
4.如权利要求I所述的DRAM，其中，所述DRAM根据相对于地(Vss)的单个正电源Vcc进行操作，并且其中，未被选定的字线驱动器提供相对于Vss为负的输出信号。
5.如权利要求4所述的DRAM，其中，所选定的字线驱动器提供比Vcc更高的正的输出信号。
6.如权利要求I所述的DRAM，其中，所述选择电路针对地址信号的所述第三范围内的每个已解码的地址信号提供第二选择信号，所述第二选择信号用于向包括所选定的字线驱动器的多个字线驱动器提供比Vcc高的正电势。
7.如权利要求5所述的DRAM，其中，所述选择电路包括第一晶体管，所述第一晶体管用于使第二晶体管免于暴露给较高的正电势。
8.如权利要求5所述的DRAM，其中，所述字线驱动器包括用于使第二晶体管免于暴露给较高的正电势的晶体管。
9.ー种DRAM，包括 多个字线驱动器； 多个解码器，每个解码器使用第一与非逻辑器件来提供选定所述多个字线驱动器中的一组字线驱动器的第一选择信号，每个与非逻辑器件接收从存储器地址的第一范围导出的第一已解码的地址信号和从存储器地址的第二范围导出的第二已解码的地址信号，所述第ニ范围不同于所述第一范围；以及 每个字线驱动器包括第二与非逻辑器件，使得只有单个字线驱动器被选定，所述第二与非逻辑器件接收ー个第一选择信号和从存储器地址的第三范围内的已解码的地址信号导出的第二信号，所述第三范围不同于所述第一范围和所述第二范围。
10.如权利要求9所述的DRAM，其中，所述DRAM根据相对于地(Vss)的单个正电势Vcc进行操作，并且其中，所选定的字线驱动器提供比Vcc更高的正的输出信号。
11.如权利要求10所述的DRAM，其中，未被选定的字线驱动器提供相对于Vss的负信号。
12.如权利要求11所述的DRAM，其中，每个字线驱动器包括作为保护器件进行操作的晶体管，用以防止将比Vcc更高的正的电势施加到其它晶体管。
13.如权利要求9所述的DRAM，包括用于选择性地向所述多个字线驱动器中的所选定的字线驱动器提供比Vcc更高的正的电势的电路，其中所选定的数目比字线驱动器的总数小。
14.一种用于根据所施加的相对于地(Vss)的正电势Vcc来操作DRAM的方法，包括 逻辑地组合已解码的高范围地址信号和中范围地址信号，以提供以负电势为基准的第ー选择信号； 用所述第一选择信号选定ー组字线驱动器； 基于已解码的低范围地址信号产生第二选择信号；以及 从所述一组字线驱动器中选定ー个字线驱动器。
15.如权利要求14所述的方法，包括提供来自所选定的字线驱动器的字线驱动器信号，其从所述负电势上升到比Vcc更高的正的电势。
16.如权利要求14所述的方法，其中，逻辑地组合的步骤使用与非逻辑。
17.如权利要求14所述的方法，包括使用与非逻辑来选定所述ー个字线驱动器。
18.如权利要求14所述的方法，包括产生第三选择信号，所述第三选择信号将更高的正的电势耦合到多个字线驱动器，所述多个字线驱动器中的ー个包括所选定的ー个字线驱动器。
19.如权利要求14所述的方法，包括在所述DRAM中产生更高的正的电势。
20.如权利要求19所述的方法，包括在所述DRAM中产生所述负电势。
专利摘要公开了在DRAM中选择字线驱动器的与非架构。使用低、中和高范围中的独立解码的地址来选定最终的字线驱动器。对于被取消选定的字线而言，字线驱动器的输出处于相对于地的负电势，而对于选定的字线而言，字线驱动器的输出处于比电源电势更正的正电势。
文档编号G11C11/4063GK202454284SQ201120540899
公开日2012年9月26日 申请日期2011年12月21日 优先权日2010年12月22日
发明者B·萨利尼瓦森, D·索马谢卡尔, F·哈姆扎奥卢, S·高希 申请人:英特尔公司