专利名称：移位缓存器及其驱动方法
技术领域：
本发明是有关于一种显示器的技术，且特别是有关于一种移位缓存器及其驱动方法。
背景技术：
在目前液晶显示器的制程中，有部分的厂商透过栅极驱动电路基板(GatedriverOn Array, GOA)的技术制作移位缓存器，来减少显示器面板对于大量驱动IC的材料依赖性，藉以符合轻薄短小的设计趋势。随着显示器解析度的提升，显示器像素与像素之间的距离越来越小，进而使得像素驱动时，像素之间的相互影响更加明显，其中一个问题是已经完成充电(亦即显示数据的更新)的像素的电位会受到后续进行充电的像素电位耦合影响，进而可能造成画面显示异常问题。另外，在目前液晶显示面板的像素阵列结构中，有一种被称为半源极驱动(halfsource driving,HSD)架构。所述的HSD架构借着将扫描线的数目加倍可以使得数据线的数目减半，且由于数据线的数目减半，所以源极驱动器的价格也会相对地降低。然而在栅极驱动电路基板上若采用HSD架构时(无论是GOA架构或是以IC封装的栅极驱动器架构)上述已经完成充电(亦即显示数据的更新)的像素的电位会受到后续进行充电的像素电位耦合影响，进而可能造成画面显示异常问题更加明显。
发明内容
本发明提出一种显示器的驱动方法，扫描信号提供预充脉冲，以降低前充的像素电位会受到后充的像素电位耦合影响。本发明提出一种能够在一帧中输出两个脉冲移位缓存器及其驱动方法。因此，本发明实施例的移位缓存器包括有第一移位缓存器串与第二移位缓存器串。所述的第一移位缓存器串用以接收第一启始信号并输出第一级控制信号。所述的第二移位缓存器串电性连接于第一移位缓存器串。所述的第二移位缓存器串用以接收第一级控制信号以及第二启始信号，并根据第一级控制信号以及第二启始信号以输出第一级扫描信号的第一脉冲，再根据第二启始信号输出第一级扫描信号的第二脉冲，其中第一脉冲与第二脉冲的脉冲宽度不同。接着，本发明实施例的移位缓存器的驱动方法，用以驱动第一移位缓存器串与一第二移位缓存器串，其驱动方法包括有:提供第一启始信号至第一移位缓存器串，以使第一移位缓存器串输出第一级控制信号；及提供第一级控制信号以及第二启始信号至第二移位缓存器串，以使第二移位缓存器串根据第一级控制信号以及第二启始信号以输出第一级扫描信号的第一脉冲，再根据第二启始信号输出第一级扫描信号的第二脉冲，其中第一脉冲与第二脉冲的脉冲宽度不同。另外，本发明实施例的移位缓存器包括有移位缓存器串。所述的移位缓存器串具有第一下拉单元与第二下拉单元。所述的移位缓存器串用以接收控制信号以及启始信号，并根据控制信号以及启始信号以输出第一级扫描信号的第一脉冲，再根据启始信号输出第一级扫描信号的第二脉冲，其中第一脉冲与第二脉冲的脉冲宽度不同。综上所述，本发明的移位缓存器及其驱动方法，于扫描信号提供一个预充脉冲对后像素进行充电，以缩小后续像素充电时，充电前电位及充电后需达到的电位的电位差，进而避免前像素的电位会受到后续像素充电时的电位耦合影响，藉此来改善画面显示异常问题。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
图1绘示为本发明实施例的电路方块图。图2绘示为本发明实施例的信号波形示意3A与图3B分别为本发明第一级第一移位缓存器与第一级第二移位缓存器的第一实施例的细部电路示意图。图4A与图4B分别为本发明第一级第一移位缓存器与第一级第二移位缓存器的第二实施例的细部电路示意图。图5A与图5B分别为本发明第一级第一移位缓存器与第一级第二移位缓存器的第三实施例的细部电路示意图。
图6绘示为本发明实施例的驱动方法的步骤流程图。图7绘示第一移位缓存器串中除第一级外的任一级的第一移位缓存器与第二移位缓存器串中除第一级外的任一级的第二移位缓存器的信号连接方式。图8为采用本发明的移位缓存器电路的显示装置的示意图。其中，附图标记:10第一移位缓存器串If 19、ID第一移位缓存器Ila输入单元Ilb输出单元20第二移位缓存器串21 29、2D第二移位缓存器21a输入单元21b输出单元25第一下拉单元27第二下拉单元800显示装置82移位缓存器电路84数据驱动电路86显示面板88像素
90数据线92扫描线100移位缓存器电路btl节点bt2节点Bi输入信号XBi第二输入信号Cl电容器C2电容器CKl时脉信号CK2时脉信号G(irG(5)、G(n-l)、G(n)、G(n+l) 扫描信号Κ( ΓΚ(3)、Κ(η_1)、Κ(η)、Κ(η+1) 控制信号PDl下拉晶体管
PD2下拉晶体管SPl启始信号SP2启始信号TI T18晶体管VSS电压源XCKl补时脉信号XCK2补时脉信号S60rS603方法步骤说明
具体实施例方式请参照图1，其为本发明实施例的电路方块图。如图1所示，本发明第一实施例的移位缓存器电路100包括有第一移位缓存器串10与第二移位缓存器串20。第一移位缓存器串10包括有第一级第一移位缓存器11与第二级第一移位缓存器13。所述的第一级第一 移位缓存器11用以接收启始信号SP2、时脉信号CK2、互补时脉信号XCK2与第二级控制信号K (2)，并输出第一级控制信号K(I)给第一级第二移位缓存器21及第二级第一移位缓存器13。所述的第二级第一移位缓存器13用以接收第一级控制信号K (I)、时脉信号CK2、互补时脉信号XCK2与次一级控制信号K (3)，并输出第二级控制信号K (2)给第二级第二移位缓存器23及次一级第一移位缓存器(图中未示)，可依此类推至第η级第一移位缓存器。第二移位缓存器串20包括有第一级第二移位缓存器21与第二级第二移位缓存器23。所述的第一级第二移位缓存器21用以接收启始信号SP1、时脉信号CK1、互补时脉信号XCK1、第一级控制信号K(I)与第二级扫描信号G(2)，并输出第一级扫描信号G(l)。所述的第二级第二移位缓存器23用以接收第一级扫描信号G(I)、时脉信号CK1、互补时脉信号XCKl、第二级控制信号K (2)与次一级扫描信号G (3)，并输出第二级扫描信号G (2)，可依此类推至第η级第二移位缓存器。
接下来，请参照图2，其为本发明实施例的信号波形示意图。如图2所示，图2中分割时间轴的虚线具两两之间具有相同的时间长度，并且第一级第一移位缓存器11所接收的启始信号SP2于一个帧的期间提供一个脉冲，并根据时脉信号CK2、互补时脉信号XCK2与第二级控制信号K(2)而输出第一级控制信号K(I)给第一级第二移位缓存器21及第二级第一移位缓存器13。接着，第一级第二移位缓存器21所接收的启始信号SPl于一个帧的期间提供两个脉冲，并根据时脉信号CK1、互补时脉信号XCK1、第一级控制信号K(I)与第二级扫描信号G(2)而输出第一级扫描信号G(I)。此外，第一级第二移位缓存器21根据第一级控制信号K(I)以及启始信号SPl以输出第一级扫描信号G(I)的第一脉冲，再根据启始信号SPl输出第一级扫描信号G(I)的第二脉冲，其中第一脉冲与第二脉冲的脉冲宽度不同。更进一步说，所述的第一脉冲的脉冲宽度可为第二脉冲的脉冲宽度的一半。另外，第一下拉单元25(如图3Β所示)与第二下拉单元27 (如图3Β所示)根据第一级控制信号K(I)导通，以形成第一级扫描信号G(I)的第一脉冲。因此，本发明实施例利用第一脉冲对像素进行预先充电，以缩小像素透过第一级扫描信号G(I)的第二脉冲进行充电时，充电前及充电后的电位差。藉此，于像素进行充电时，可降低像素的电压耦合情形影响了先前已经完成充电的像素的电位，并改善画面显示异常问题。举例而言，在一帧(Frame Period)中，第二级扫描信号G (2)的第二脉冲控制接收第二级扫描信号的像素进行更新时，由于在此之前已经透过第二级扫描信号G(2)的第一脉冲控制而进行预充电，第二级扫描信号G(2)的第二脉冲控制接收第二级扫描信号的像素进行更新时，这些像素电位变化较小。藉此，第二级扫描信号G(2)的第二脉冲所控制的像素更新时的电位变化的对于接收第一扫描信号G(I)的像素(此之前已经完成本帧的更新)透过杂散电容所造成的耦合较小，进而改善画面显示异常问题。除此之外，请再参照图2，启始信号SP2的脉冲落后启始信号SPl的第一脉冲，举例而言，启始信号SPl的脉冲与启始信号SP2具有相同的脉冲宽度，而启始信号SP2的脉冲落后启始信号SPl的第一脉冲半个脉冲宽度。此外，第一级扫描信号G(I)的第一脉冲领先第二级扫描信号G(2)的第一脉冲；第二级扫描信号G(2)的第一脉冲领先第三级扫描信号G (3)的第一脉冲；第一级扫描信号G (I)的第二脉冲领先第二级扫描信号G (2)的第二脉冲，第二级扫描信号的第二脉冲G(2)领先第三级扫描信号G(3)的第二脉冲。请一并参照图3A与图3B，图3A与图3B分别为本发明第一级第一移位缓存器与第一级第二移位缓存器的第一实施例的细部电路示意图。如图3A所示，第一级第一移位缓存器11包括有输入单元Ila与输出单元lib。输入单元Ila与输出单元Ilb电性连接于节点btl。所述的输入单元Ila接收启始信号SP2与第二级第一移位缓存器13输出的第二级控制信号K(2)。所述的输出单元Ilb接收时脉信号CK2与互补时脉信号XCK2，并根据节点btl的电压位准，以输出第一级控制信号K(I)。如图3A所示,输入单元Ila包括有晶体管T1、T2。具体地,所述的晶体管Tl具有第一端、控制端与第二端。晶体管Tl的第一端电性连接至晶体管Tl的控制端。晶体管Tl的控制端接收启始信号SP2。晶体管Tl的第二端电性连接至节点btl。所述的晶体管T2具有第一端、控制端与第二端。晶体管T2的第一端电性连接至晶体管Tl的第二端。晶体管T2的控制端接收第二级控制信号K (2)。晶体管Τ2的第二端接收电压源VSS。如图3Α所示，输出单元Ilb包括有电容器Cl、晶体管Τ3 Τ7。具体地，所述的电容器Cl具有第一端与第二端。电容器Cl的第一端接收时脉信号CK2。所述的晶体管Τ3具有第一端、控制端与第二端。晶体管Τ3的第一端电性连接至电容器Cl的第二端。晶体管Τ3的控制端电性连接至节点btl，晶体管Τ3的第二端接收电压源VSS。所述的晶体管T4具有第一端、控制端与第二端。晶体管T4的第一端接收时脉信号CK2。晶体管T4的控制端电性连接至节点btl。晶体管T4的第二端输出第一级控制信号K(I)。如图3A所示，所述的晶体管T5具有第一端、控制端与第二端。晶体管T5的第一端电性连接至晶体管T4的控制端。晶体管T5的控制端电性连接至晶体管T3的第一端。晶体管T5的第二端电性连接至晶体管T4的第二端。所述的晶体管T6具有第一端、控制端与第二端。晶体管T6的第一端电性连接至晶体管T5的第二端。晶体管T6的控制端电性连接至晶体管T5的控制端。晶体管T6的第二端接收电压源VSS。所述的晶体管T7具有第一端、控制端与第二端。晶体管T7的第一端电性连接至晶体管T6的第一端。晶体管T7的控制端接收互补时脉信号XCK2。晶体管T7的第二端接收电压源VSS。如图3B所示，第一级第二移位缓存器21包括有输入单元21a与输出单元21b。输入单元21a与输出单元21b电性连接至节点bt2。所述的输入单元21a接收启始信号SP1、第二级第二移位缓存器23输出的第二级扫瞄信号G(2)。所述的输出单元21b接收时脉信号CKl与互补时脉信号XCK1,并根据节点bt2的电压位准，以输出第一级扫描信号G(I)。如图3B所示，输入单元21a包括有晶体管T8、T9。具体地，所述的晶体管Τ8具有第一端、控制端与第二端。晶体管Τ8的第一端电性连接至晶体管Τ8的控制端。晶体管Τ8的控制端接收启始信号SP1。晶体管Τ8的第二端电性连接至节点bt2。所述的晶体管T9具有第一端、控制端与第二端。晶体管T9的第一端电性连接至晶体管T8的第二端。晶体管T9的控制端接收第二级扫描信号G (2)。晶体管T9的第二端接收电压源VSS。
如图3B所示，输出单元21b包括有电容器C2、晶体管Τ1(ΓΤ14。具体地，所述的电容器C2具有第一端与第二端。电容器C2的第一端接收时脉信号CK1。所述的晶体管TlO具有第一端、控制端与第二端。晶体管TlO的第一端电性连接至电容器C2的第二端。晶体管TlO的控制端电性连接至节点bt2。晶体管TlO的第二端接收电压源VSS。所述的晶体管Tll (即输出晶体管)具有第一端、控制端与第二端。晶体管Tll的第一端接收时脉信号CKl0晶体管Tll的控制端电性连接至节点bt2。晶体管Tll的第二端输出第一级扫描信号G(I)0如图3B所示，所述的晶体管T12具有第一端、控制端与第二端。晶体管T12的第一端电性连接至晶体管Tll的控制端。晶体管T12的控制端电性连接至晶体管TlO的第一端。晶体管T12的第二端电性连接至晶体管Tll的第二端。所述的晶体管T13具有第一端、控制端与第二端。晶体管T13的第一端电性连接至晶体管T12的第二端。晶体管T13的控制端电性连接至晶体管T12的控制端。晶体管T13的第二端接收电压源VSS。所述的晶体管T14具有第一端、控制端与第二端。晶体管T14的第一端电性连接至晶体管T13的第一端。晶体管T14的控制端接收互补时脉信号XCKl。晶体管T14的第二端接收电压源VSS。如图3B所示，第一下拉单元25电性连接至输出单元21b，并接收第一级控制信号K(I)。具体地，第一下拉单元25包括有下拉晶体管roi。所述的下拉晶体管PDl具有第一端、控制端与第二端。下拉晶体管roi的第一端电性连接至晶体管Tii的第二端。下拉晶体管roi的控制端接收第一级控制信号κ(ι)。下拉晶体管roi的第二端接收电压源vss。如图3B所示，第二下拉单元27电性连接至节点bt2，并接收第一级控制信号K(I)。具体地，第二下拉单元27包括有下拉晶体管TO2。所述的下拉晶体管PD2具有第一端、控制端与第二端。下拉晶体管PD2的第一端电性连接至节点bt2。下拉晶体管PD2的控制端接收第一级控制信号K (I)。下拉晶体管PD2的第二端接收电压源VSS。另外，所述的晶体管ΤΓ晶体管T14、下拉晶体管PD1、PD2可由场效晶体管或双极性晶体管所构成，较佳者为P型或N型薄膜晶体管。接下来将以图3A与图3B为例来说明扫描信号中的第一脉冲的产生方式。请先参照图3A与图3B。图3A与图3B的移位缓存器的电路架构二者的电路架构大致相同，差别在于图3B所示电路多采用了下拉晶体管PDl与PD2来分别作为第一下拉单元25与第二下拉单元27。请再参照图2、图3A与图3B，当第一级第二移位缓存器21与第一级第一移位缓存器11分别接收到启始信号SPl的第一个脉冲与启始信号SP2的脉冲之后，便会分别对应产生第一级扫描信号G(1)中的第一脉冲与第一级控制信号K(I)的脉冲。然而，由于在第一级扫描信号G(I)的第一脉冲的宽度达到第二脉冲的宽度的一半的时候，第一下拉单元25与第二下拉单元27就会因为接收到第一级控制信号K (I)中的脉冲而导通，进而将晶体管Tll的控制端与第二端皆电性连接至电压源VSS。换句话说，第一级扫描信号G(I)的第一脉冲会相应于第一级控制信号K (I)中的脉冲的上升缘而由逻辑高准位转换为逻辑低准位。因此，第一级扫描信号G(I)的第一脉冲的宽度就只会是第二脉冲的宽度的一半。至于其他扫描信号中的第一脉冲的产生方式，请依此类推，在此不再赘述。接下来， 请一并参照图4A与图4B，图4A与图4B分别为本发明第一级第一移位缓存器与第一级第二移位缓存器的第二实施例的细部电路示意图，其中第二实施例适用于双向移位缓存器。第二实施例与第一实施例不同之处在于:第二实施例的输入单元lla、21a所接收的信号不同，其余电路架构与第一实施例相同，以下不再赘述。如图4A所示，所述的晶体管Tl的第一端接收输入信号Bi。晶体管Tl的控制端接收启始信号SP2。晶体管Tl的第二端电性连接至节点btl。所述的晶体管T2第一端电性连接至晶体管Tl的第二端。晶体管T2的控制端接收第二级控制信号K(2)。晶体管T2的第二端接收第二输入信号XBi。如图4B所示，所述的晶体管T8的第一端接收输入信号Bi。晶体管T8的控制端接收启始信号SP1。晶体管T8的第二端电性连接至节点bt2。所述的晶体管T9第一端电性连接至晶体管T8的第二端。晶体管T9的控制端接收第二级扫描信号G(2)。晶体管T9的第二端接收第二输入信号XBi。接下来，请一并参照图5A与图5B,图5A与图5B分别为本发明第一级第一移位缓存器与第一级第二移位缓存器的第三实施例的细部电路示意图。第三实施例与第二实施例不同之处在于:第三实施例的输出单元llb、21b采用二极管形式的晶体管(diode-connected transistor)作稳压来取代电容器,其余电路架构与第二实施例相同，以下不再赘述。如图5A所示，所述的晶体管T15的第一端接收时脉信号CK2。晶体管T15的控制端电性连接至晶体管T15的第二端与晶体管T3的第一端。所述的晶体管T16的第一端接收时脉信号CK2。晶体管T16的控制端电性连接至晶体管T16的第一端。晶体管T16的第二端电性连接至晶体管T3的第一端。如图5B所示，所述的晶体管T17的第一端接收时脉信号CK1。晶体管T17的控制端电性连接至晶体管T17的第二端与晶体管TlO的第一端。所述的晶体管T18的第一端接收时脉信号CK1。晶体管T18的控制端电性连接至晶体管T18的第一端。晶体管T18的第二端电性连接至晶体管TlO的第一端。上述图3A与图3B、图4A与图4B与图5A与图5B绘示本发明第一级第一移位缓存器与第一级第二移位缓存器串实施例的细部电路示意图，技术人员应可了解，根据本发明公开的内容，第一移位缓存器与第一级第二移位缓存器串中各级移位缓存器与第一级移位缓存器具有相对应的电路架构，其差别在于其接收的信号与输出的信号须依照各级移位缓存器进行调整。第一移位缓存器与第一级第二移位缓存器串中各级移位缓存器接收的信号与输出的信号请考图7。请一并参照图1与图6，图6为本发明实施例的驱动方法的步骤流程图。如图6所示，在步骤S601中，提供启始信号SP2至第一移位缓存器串10，以使第一移位缓存器串10输出第一级控制信号K (I)。接下来，在步骤S603中，提供第一级控制信号K(I)以及启始信号SPl至第二移位缓存器串20，以使第二移位缓存器串20根据第一级控制信号K(I)以及启始信号SPl以输出第一级扫描信号G(I)的第一脉冲。然后，第二移位缓存器串20再根据启始信号SPl输出第一级扫描信号G(I)的第二脉冲，其中第一脉冲与第二脉冲的脉冲宽度不同。更进一步说，第一脉冲的脉冲宽度为第二脉冲的脉冲宽度的一半。此外，根据上述的教示，本领域具有通常知识者当可归纳出第一移位缓存器串10中除第一级外的任一级的第一移位缓存器与第二移位缓存器串20中除第一级外的任一级的第二移位缓存器的信号连接方式，一如图7所示。图7系绘示第一移位缓存器串中除第一级外的任一级的第一移位缓存器与第二移位缓存器串中除第一级外的任一级的第二移位缓存器的信号连接方式。请参照图7，以第一移位缓存器串10中第η级的第一移位缓存器为例,其必须接收时脉信号CK2、互补时脉信号XCK2、第η+1级的第一移位缓存器所输出的控制信号K(η+1)与第η_1级的第一移位缓存器所输出的控制信号K (η-1)，并需输出第η级的控制信号K (η)。而以第二移位缓存器串20中第η级的第二移位缓存器为例，其必须接收时脉信号CK1、互补时脉信号XCK1、第η级的第一移位缓存器所输出的控制信号K (η)、第η+1级的第二移位缓存器所输出的扫描信号G (η+1)与第η-1级的第二移位缓存器所输出的扫描信号G(n_l)，并需输出第η级的扫描信号G(n)。此外，技术人员根据本发明实施例的公开内容并参照该领域的通常知识，应可了解在最后一级第一移位缓存器与第二移位缓存器串之后，可设置至少一冗余的移位缓存器，用以提供反馈的信号。图8为采用本发明的移位缓存器电路的显示装置的示意图。请参照图8，此显示装置800包括有移位缓存器电路82、数据驱动电路84与显示面板86。显示面板86具有多个像素(如标号88所示)、多条数据线(如标号90所示)与多条扫描线(如标号92所示)。数据驱动电路84电性连接该些数据线90，而移位缓存器电路82电性连接该些扫描线92。此外，如此图所示，移位缓存器电路82又包括有第一移位缓存器串10与第二移位缓存器串20。第一移位缓存器串10包括有多级的第一移位缓存器，在此例为第一级至第六级的第一移位缓存器(分别以If 19与ID来标示)。而第二移位缓存器串20包括有多级的第二移位缓存器，在此例为第一级至第六级的第二移位缓存器(分别以21 29与2D来标示)。上述的第一移位缓存器ID与第二移位缓存器2D皆是冗余的移位缓存器，因此在第二移位缓存器串20中，只有前五级的第二移位缓存器会分别输出扫描信号G(irG(5)。请参照图8，图8中扫描线G(I) (5)每一条扫描线在一帧中分别用以传送移位缓存器电路82提供的两个脉冲，其中每一帧中的第一个脉冲用以作为预充电的功能。以扫描线G(I)及扫描线G(2)为例，请一并参照图2，扫描线G(I)在第一帧中的第二个脉冲致能期间，电性耦接扫描线G(I)的像素写入正确的电压后，扫描线G(2)在第一帧中的第二个脉冲进入致能状态，继而将电性耦接扫描线G(2)的像素写入正确的电压，而此写入的动作可能会对于电性耦接扫描线G(I)的像素造成电压耦合的影响，然而电性耦接扫描线G(I)的像素已经完成在这一帧的写入动作的，因此电性耦接扫描线G(2)的像素更新时的电压耦合将导致画面品质下降。但由于在扫描线G(2)在第一帧中的第一个脉冲致能期间，已经对于电性耦接扫描线G(2)的像素进行预充电，因此，在第二个脉冲致能期间像素更新时，像素储存的电压变化较少，因此可以降低第二个脉冲致能期间的电压耦合情形。综上所述，本发明的移位缓存器及其驱动方法，于扫描信号提供一个预充脉冲对后像素进行充电，以缩小后续像素充电时，充电前电位及充电后需达到的电位的电位差，进而避免前像素的电位会受到后续像素充电时的电位耦合影响，藉此来改善画面显示异常问题。具体而言，这些被预充电的部分像素电路在后续要被写入显示数据的时候的电压变化可以被减少，并据此降低这一部分的像素电路对于其他像素电路的电荷耦合效应，提升整体显示时的亮度均匀性。虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与修改，因此本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
1.一种移位缓存器电路，其特征在于，包括有: 一第一移位缓存器串，用以接收一第一启始信号并输出一第一级控制信号；及一第二移位缓存器串，电性连接至该第一移位缓存器串，并用以接收该第一级控制信号以及一第二启始信号，并根据该第一级控制信号以及该第二启始信号以输出一第一级扫描信号的第一脉冲，再根据该第二启始信号输出该第一级扫描信号的第二脉冲，其中该第一脉冲与该第二脉冲的脉冲宽度不同。
2.如权利要求1所述的移位缓存器电路，其特征在于，该第一级扫描信号的第一脉冲相应于该第一级控制信号的上升缘而由逻辑高准位转换为逻辑低准位；以及 该第二移位缓存器串具有一第一级第二移位缓存器，该第一级第二移位缓存器包含: 一输出晶体管，具有一第一端，一第二端与一控制端； 一输出端，电性耦接该输出晶体管的该第二端，用以输出该第一级扫描信号的该第一脉冲与该第二脉冲； 一第一下拉单元，电性耦接该输出端，用以接收该第一级控制信号，并相应于该第一级控制信号的上升缘而下拉该输出端的电位；以及 一第二下拉单元，电性耦接该输出晶体管的控制端，用以接收该第一级控制信号，并相应于该第一级控制信号的上升缘而下拉该控制端的电位。
3.如权利要求1所述的移位缓存器电路，其特征在于: 该第一移位缓存器串包括有一第一级至第二级第一移位缓存器，该第二移位缓存器串包括有一第一级至第二级第二移位缓存器； 该第一级第一移位缓存器用以接收该第一启始信号，并输出该第一级控制信号给该第一级第二移位缓存器及该 第二级第一移位缓存器；以及 该第二级第一移位缓存器用以接收该第一级控制信号并输出一第二级控制信号给该第二级第二移位缓存器。
4.如权利要求3所述的移位缓存器电路，其特征在于: 该第一级第一移位缓存器包括有: 一第一输入单元，接收该第一启始信号与该第二级第一移位缓存器输出的第二级控制信号； 一第一节点；及 一第一输出单元，电性连接至该第一节点，接收一第一时脉信号与一互补第一时脉信号，并根据该第一节点的电压位准，以输出该第一级控制信号； 该第一级第二移位缓存器包括有: 一第二输入单元，接收该第二启始信号、该第二级第二移位缓存器输出的第二级扫描信号； 一第二节点； 一第二输出单元，电性连接至该第二节点，接收一第二时脉信号与一互补第二时脉信号，并根据该第二节点的电压位准，以输出该第一级扫描信号； 一第一下拉单元，电性连接至该第二输出单元，并接收该第一级控制信号；及 一第二下拉单元，电性连接至该第二节点，并接收该第一级控制信号。
5.如权利要求4所述的移位缓存器电路，其特征在于，该第一输入单元包括有:一第一晶体管，具有一第一端、一控制端与一第二端，该第一晶体管的第一端电性连接至该第一晶体管的控制端，该第一晶体管的控制端接收该第一启始信号，该第一晶体管的第二端电性连接至该第一节点；及 一第二晶体管，具有一第一端、一控制端与一第二端，该第二晶体管的第一端电性连接至该第一晶体管的第二端，该第二晶体管的控制端接收该第二级控制信号，该第二晶体管的第二端接收一电压源； 该第一输出单元包括有: 一第一电容器，具有一第一端与一第二端，该第一电容器的第一端接收该第一时脉信号; 一第三晶体管，具有一第一端、一控制端与一第二端，该第三晶体管的第一端电性连接至该第一电容器的第二端，该第三晶体管的控制端电性连接至该第一节点，该第三晶体管的第二端接收该电压源； 一第四晶体管，具有一第一端、一控制端与一第二端，该第四晶体管的第一端接收该第一时脉信号，该第四晶体管的控制端电性连接至该第一节点，该第四晶体管的第二端输出该第一级控制信号； 一第五晶体管，具有一第一端、一控制端与一第二端，该第五晶体管的第一端电性连接至该第四晶体管的控制端，该第五晶体管的控制端电性连接至该第三晶体管的第一端，该第五晶体管的第二端电性连接至该第四晶体管的第二端； 一第六晶体管，具有一第一端、一控制端与一第二端，该第六晶体管的第一端电性连接至该第五晶体管的第二端，该第六晶体管的控制端电性连接至该第五晶体管的控制端，该第六晶体管的第二端接收该电压源；及 一第七晶体管，具有一第一端、一控制端与一第二端，该第七晶体管的第一端电性连接至该第六晶体管的第一端，该第七晶体管的控制端接收该互补第一时脉信号，该第七晶体管的第二端接收该电压源； 该第二输入单元包括有: 一第八晶体管，具有一第一端、一控制端与一第二端，该第八晶体管的第一端电性连接至该第八晶体管的控制端，该第八晶体管的控制端接收该第二启始信号，该第八晶体管的第二端电性连接至该第二节点；及 一第九晶体管，具有一第一端、一控制端与一第二端，该第九晶体管的第一端电性连接至该第八晶体管的第二端，该第九晶体管的控制端接收该第二级扫描信号，该第九晶体管的第二端接收该电压源； 该第二输出单元包括有: 一第二电容器，具有一第一端与一第二端，该第二电容器的第一端接收该第二时脉信号; 一第十晶体管，具有一第一端、一控制端与一第二端，该第十晶体管的第一端电性连接至该第二电容器的第二端，该第十晶体管的控制端电性连接至该第二节点，该第十晶体管的第二端接收该电压源； 一第十一晶体管，具有一第一端、一控制端与一第二端，该第十一晶体管的第一端接收该第二时脉信号，该第十一晶体管的控制端电性连接至该第二节点，该第十一晶体管的第二端输出该第一级扫描信号； 一第十二晶体管，具有一第一端、一控制端与一第二端，该第十二晶体管的第一端电性连接至该第十一晶体管的控制端，该第十二晶体管的控制端电性连接至该第十晶体管的第一端，该第十二晶体管的第二端电性连接至该第十一晶体管的第二端； 一第十三晶体管，具有一第一端、一控制端与一第二端，该第十三晶体管的第一端电性连接至该第十二晶体管的第二端，该第十三晶体管的控制端电性连接至该第十二晶体管的控制端，该第十三晶体管的第二端接收该电压源；及 一第十四晶体管，具有一第一端、一控制端与一第二端，该第十四晶体管的第一端电性连接至该第十三晶体管的第一端，该第十四晶体管的控制端接收该互补第二时脉信号，该第十四晶体管的第二端接收该电压源； 该第一下拉单兀包括有第一下拉晶体管，具有一第一端、一控制端与一第二端，该第一下拉晶体管的第一端电性连接至该第十一晶体管的第二端，该第一下拉晶体管的控制端接收该第一级控制信号，该第一下拉晶体管的第二端接收该电压源； 该第二下拉单元包括有第二下拉晶体管，具有一第一端、一控制端与一第二端，该第二下拉晶体管的第一端电性连接至该第二节点，该第二下拉晶体管的控制端接收该第一级控制信号，该第一下拉晶体管的第二端接收该电压源。
6.如权利要求4所述的移位缓存器电路，其特征在于，该第一输入单元包括有: 一第一晶体管，具有一第一端、一控制端与一第二端，该第一晶体管的第一端接收第一输入信号，该第一晶体管的控制端接收该第一启始信号，该第一晶体管的第二端电性连接至该第一节点；及 一第二晶体管，具有一第一端、一控制端与一第二端，该第二晶体管的第一端电性连接至该第一晶体管的第二端，该第二晶体管的控制端接收该第二级控制信号，该第二晶体管的第二端接收一第二输入信号； 该第一输出单元包括有: 一第一电容器，具有一第一端与一第二端，该第一电容器的第一端接收该第一时脉信号; 一第三晶体管，具有一第一端、一控制端与一第二端，该第三晶体管的第一端电性连接至该第一电容器的第二端，该第三晶体管的控制端电性连接至该第一节点，该第三晶体管的第二端接收该电压源； 一第四晶体管，具有一第一端、一控制端与一第二端，该第四晶体管的第一端接收该第一时脉信号，该第四晶体管的控制端电性连接至该第一节点，该第四晶体管的第二端输出该第一级控制信号； 一第五晶体管，具有一第一端、一控制端与一第二端，该第五晶体管的第一端电性连接至该第四晶体管的控制端，该第五晶体管的控制端电性连接至该第三晶体管的第一端，该第五晶体管的第二端电性连接至该第四晶体管的第二端； 一第六晶体管，具有一第一端、一控制端与一第二端，该第六晶体管的第一端电性连接至该第五晶体管的第二端， 该第六晶体管的控制端电性连接至该第五晶体管的控制端，该第六晶体管的第二端接收该电压源；及 一第七晶体管，具有一第一端、一控制端与一第二端，该第七晶体管的第一端电性连接至该第六晶体管的第一端，该第七晶体管的控制端接收该互补第一时脉信号，该第七晶体管的第二端接收该电压源； 该第二输入单元包括有: 一第八晶体管，具有一第一端、一控制端与一第二端，该第八晶体管的第一端接收第一输入信号，该第八晶体管的控制端接收该第二启始信号，该第八晶体管的第二端电性连接至该第二节点；及 一第九晶体管，具有一第一端、一控制端与一第二端，该第九晶体管的第一端电性连接至该第八晶体管的第二端，该第九晶体管的控制端接收该第二级扫描信号，该第九晶体管的第二端接收该第二输入信号； 该第二输出单元包括有: 一第二电容器，具有一第一端与一第二端，该第二电容器的第一端接收该第二时脉信号; 一第十晶体管，具有一第一端、一控制端与一第二端，该第十晶体管的第一端电性连接至该第二电容器的第二端，该第十晶体管的控制端电性连接至该第二节点，该第十晶体管的第二端接收该电压源； 一第十一晶体管，具有一第一端、一控制端与一第二端，该第十一晶体管的第一端接收该第二时脉信号，该第十一晶体管的控制端电性连接至该第二节点，该第十一晶体管的第二端输出该第一级扫描信号； 一第十二晶体管，具有一第一端、一控制端与一第二端，该第十二晶体管的第一端电性连接至该第十一晶体管的控制端，该第十二晶体管的控制端电性连接至该第十晶体管的第一端，该第十二晶体管的第 二端电性连接至该第十一晶体管的第二端； 一第十三晶体管，具有一第一端、一控制端与一第二端，该第十三晶体管的第一端电性连接至该第十二晶体管的第二端，该第十三晶体管的控制端电性连接至该第十二晶体管的控制端，该第十三晶体管的第二端接收该电压源；及 一第十四晶体管，具有一第一端、一控制端与一第二端，该第十四晶体管的第一端电性连接至该第十三晶体管的第一端，该第十四晶体管的控制端接收该互补第二时脉信号，该第十四晶体管的第二端接收该电压源； 该第一下拉单兀包括有第一下拉晶体管，具有一第一端、一控制端与一第二端，该第一下拉晶体管的第一端电性连接至该第十一晶体管的第二端，该第一下拉晶体管的控制端接收该第一级控制信号，该第一下拉晶体管的第二端接收该电压源； 该第二下拉单元包括有第二下拉晶体管，具有一第一端、一控制端与一第二端，该第二下拉晶体管的第一端电性连接至该第二节点，该第二下拉晶体管的控制端接收该第一级控制信号，该第一下拉晶体管的第二端接收该电压源。
7.如权利要求4所述的移位缓存器电路，其特征在于，该第一输入单元包括有: 一第一晶体管，具有一第一端、一控制端与一第二端，该第一晶体管的第一端接收第一输入信号，该第一晶体管的控制端接收该第一启始信号，该第一晶体管的第二端电性连接至该第一节点；及一第二晶体管，具有一第一端、一控制端与一第二端，该第二晶体管的第一端电性连接至该第一晶体管的第二端，该第二晶体管的控制端接收该第二级控制信号，该第二晶体管的第二端接收一第二输入信号； 该第一输出单元包括有: 一第三晶体管，具有一第一端、一控制端与一第二端，该第三晶体管的控制端电性连接至该第一节点，该第三晶体管的第二端接收该电压源； 一第四晶体管，具有一第一端、一控制端与一第二端，该第四晶体管的第一端接收该第一时脉信号，该第四晶体管的控制端电性连接至该第一节点，该第四晶体管的第二端输出该第一级控制信号； 一第五晶体管，具有一第一端、一控制端与一第二端，该第五晶体管的第一端电性连接至该第四晶体管的控制端，该第五晶体管的控制端电性连接至该第三晶体管的第一端，该第五晶体管的第二端电性连接至该第四晶体管的第二端； 一第六晶体管，具有一第一端、一控制端与一第二端，该第六晶体管的第一端电性连接至该第五晶体管的第二端，该第六晶体管的控制端电性连接至该第五晶体管的控制端，该第六晶体管的第二端接收该电压源； 一第七晶体管，具有一第一端、一控制端与一第二端，该第七晶体管的第一端电性连接至该第六晶体管的第一端，该第七晶体管的控制端接收该互补第一时脉信号，该第七晶体管的第二端接收该电压源； 一第八晶体管，具有一第一端、一控制端与一第二端，该第八晶体管的第一端接收该第一时脉信号，该第八晶体管的控制端电性连接至该第八晶体管的第二端与该第三晶体管的第一端；及 一第九晶体管，具有一第一端、一控制端与一第二端，该第九晶体管的第一端接收该第一时脉信号，该第九晶体管的控制端电性连接至该第九晶体管的第一端，该第九晶体管的第二端电性连接至该第三晶体管的第一端； 该第二输入单元包括有: 一第十晶体管，具有一第一端、一控制端与一第二端，该第十晶体管的第一端接收该第一输入信号，该第十晶体管的控制端接收该第二启始信号，该第十晶体管的第二端电性连接至该第二节点；及 一第i 晶体管，具有一第一端、一控制端与一第二端，该第i 晶体管的第一端电性连接至该第十晶体管的第二端，该第十一晶体管的控制端接收该第二级扫描信号，该第十一晶体管的第二端接收该第二输入信号； 该第二输出单元包括有: 一第十二晶体管，具有一第一端、一控制端与一第二端，该第十二晶体管的控制端电性连接至该第二节点，该第十二晶体管的第二端接收该电压源； 一第十三晶体管，具有一第一端、一控制端与一第二端，该第十三晶体管的第一端接收该第二时脉信号，该第十三晶体管的控制端电性连接至该第二节点，该第十三晶体管的第二端输出该第一级扫描信号； 一第十四晶体管，具有一第一端、一控制端与一第二端，该第十四晶体管的第一端电性连接至该第十三晶体管的控制 端，该第十四晶体管的控制端电性连接至该第十二晶体管的第一端，该第十四晶体管的第二端电性连接至该第十三晶体管的第二端； 一第十五晶体管，具有一第一端、一控制端与一第二端，该第十五晶体管的第一端电性连接至该第十四晶体管的第二端，该第十五晶体管的控制端电性连接至该第十四晶体管的控制端，该第十五晶体管的第二端接收该电压源； 一第十六晶体管，具有一第一端、一控制端与一第二端，该第十六晶体管的第一端电性连接至该第十五晶体管的第一端，该第十六晶体管的控制端接收该互补第二时脉信号，该第十六晶体管的第二端接收该电压源； 一第十七晶体管，具有一第一端、一控制端与一第二端，该第十七晶体管的第一端接收该第二时脉信号，该第十七晶体管的控制端电性连接至该第十七晶体管的第二端与该第十二晶体管的第一端；及 一第十八晶体管，具有一第一端、一控制端与一第二端，该第十八晶体管的第一端接收该第二时脉信号，该第十八晶体管的控制端电性连接至该第十八晶体管的第一端，该第十八晶体管的第二端电性连接至该第十二晶体管的第一端； 该第一下拉单兀包括有第一下拉晶体管，具有一第一端、一控制端与一第二端，该第一下拉晶体管的第一端电性连接至该第十三晶体管的第二端，该第一下拉晶体管的控制端接收该第一级控制信号，该第一下拉晶体管的第二端接收该电压源； 该第二下拉单元包括有第二下拉晶体管，具有一第一端、一控制端与一第二端，该第二下拉晶体管的第一端电性连接至该第二节点，该第二下拉晶体管的控制端接收该第一级控制信号，该第一下拉晶体管的第二端接收该电压源。
8.—种移位缓存器电路的驱动方法，用以驱动一第一移位缓存器串与一第二移位缓存器串，其特征在于，该驱动方法包括有: 提供一第一启始信号至该第一移位缓存器串，以使该第一移位缓存器串输出一第一级控制信号；及 提供该第一级控制信号以 及一第二启始信号至该第二移位缓存器串，以使该第二移位缓存器串根据该第一级控制信号以及该第二启始信号以输出一第一级扫描信号的第一脉冲，再根据该第二启始信号输出该第一级扫描信号的第二脉冲，其中该第一脉冲与该第二脉冲的脉冲宽度不同。
9.如权利要求8所述的移位缓存器电路的驱动方法，其特征在于，该第一级扫描信号的第一脉冲相应于该第一级控制信号的上升缘而由逻辑高准位转换为逻辑低准位。
10.如权利要求9所述的移位缓存器电路的驱动方法，其特征在于，于提供该第一级控制信号以及第二启始信号至该第二移位缓存器串，以使该第二移位缓存器串根据该第一级控制信号以及该第二启始信号以输出一第一级扫描信号的第一脉冲，再根据该第二启始信号输出该第一级扫描信号的第二脉冲，其中该第一脉冲与该第二脉冲的脉冲宽度不同的步骤中还包括有: 透过该第一级控制信号致能该第二移位缓存器串中的一第一下拉单元与一第二下拉单元，以使该第一脉冲的脉冲宽度为该第二脉冲的脉冲宽度的一半。
11.一种移位缓存器电路，用以透过如权利要求9所述的方法驱动以输出具有脉冲宽度不同的第一脉冲与第二脉冲的扫描信号。
12.—种移位缓存器电路，其特征在于，包括有: 一移位缓存器串，具有一第一下拉单元与一第二下拉单元，该移位缓存器串用以接收一控制信号以及一启始信号，并根据该控制信号以及该启始信号以输出一第一级扫描信号的第一脉冲，再根据该启始信号输出该第一级扫描信号的第二脉冲，其中该第一脉冲与该第二脉冲的脉冲宽度不同。
13.如权利要求12所述的移位缓存器电路，其特征在于，透过该控制信号致能该第一下拉单元与第二下拉 单元，以使该第一脉冲的脉冲宽度为该第二脉冲的脉冲宽度的一半。
全文摘要
本发明公开了一种移位缓存器，包括有第一移位缓存器串，用以接收第一启始信号并输出第一级控制信号；及第二移位缓存器串，电性连接于第一移位缓存器串，并用以接收第一级控制信号以及第二启始信号，并根据第一级控制信号以及第二启始信号以输出第一级扫描信号的第一脉冲，再根据第二启始信号输出第一级扫描信号的第二脉冲，其中第一脉冲与第二脉冲的脉冲宽度不同。此外，一种移位缓存器的驱动方法亦公开于此。
文档编号G11C19/28GK103117091SQ20121055930
公开日2013年5月22日 申请日期2012年12月20日 优先权日2012年9月4日
发明者简灵樱, 刘匡祥, 丁友信 申请人:友达光电股份有限公司