专利名称：一种具有漏电补偿的动态随机访问存储单元的制作方法
技术领域：
本发明涉及动态随机访问存储器，具体涉及一种具有漏电补偿的动态随机访问存储单元。
背景技术：
DRAM (Dynamic Random Access Memory),即动态随机存取存储器，由于其密度和速度，DRAM作为最为常见的系统内存。DRAM的存储器单元是电容器，它所包括的电荷可随时间泄露掉，导致数据丢失.DRAM只能将数据保持很短的时间。为了防止这一现象发生，必须隔一段时间刷新(Refresh)—次，如果存储单元没有被刷新，存储的信息就会丢失。DRAM刷新频率(Refresh Frequency)取决于制造工艺技术和存储器单元本身结构的设计。DRAM刷新频率将会影响DRAM存储器工作性能与功耗。传统的3管结构DRAM存储器由于信息存储在MOS管的栅极，将由于漏电造成电荷损失既存储单元的内容因漏电而丢失。
发明内容
本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的一个目的在于提出一种具有漏电补偿的动态随机访问存储单元。根据本发明实施例的具有漏电补偿的动态随机访问存储单元，包括写控制开关管(Ml)、存储管(M2)、读控制开关管(M3)以及漏电补偿管(MD)，其中，所述写控制开关管(Ml)栅极受写入时序(WffL)控制，漏极与写入位线(WBL)相连，源极与所述存储管(M2)栅极相连，所述存储管(M2)栅极与所述写控制开关管(Ml)源极相连存储信息，源极接地，漏极与所述读控制开关管(M3)漏极相连，所述读控制开关管(M3)栅极受读出时序(RWL)控制，漏极与所述存储管(M2)漏极相连，源极与读出位线(RBL)相连，所述漏电补偿管(MD)栅极与源极都与所述存储管(M2)栅极相连，漏极受动态补偿电源(VD)控制。随着集成电路制造工艺特征尺寸的不断缩小，原有的3管DRAM结构存储管栅极漏电将明显增大，存储信息将会很快丢失。本发明采用动态可调的具有漏电补偿管的新DRAM结构，可以有效增加存储管栅极存储电荷保存时间，降低刷新频率，从而降低电路动态功耗，读写性能将得到改善。本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中图1是传统的3管动态随机访问存储单元的电路2是本发明的具有漏电补偿的动态随机访问存储单元的电路图
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。图1是传统的3管动态随机访问存储单元的电路图，图2是本发明的具有漏电补偿的动态随机访问存储单元的电路图。本发明的动态随机访问存储单元与传统的3T动态随机访问存储单元相比.增加了漏电补偿NMOS管。如图2所示，本发明的具有漏电补偿的动态随机访问存储单元，包括写控制开关管(Ml)、存储管(M2)、读控制开关管(M3)以及漏电补偿管(MD)。其中，写控制开关管(Ml)栅极受写入时序(WffL)控制，漏极与写入位线(WBL)相连，源极与存储管(M2)栅极相连。存储管(M2)栅极与写控制开关管(Ml)源极相连存储信息，源极接地，漏极与读控制开关管(M3)漏极相连。读控制开关管(M3)栅极受读出时序(RWL)控制，漏极与存储管(M2)漏极相连，源极与读出位线(RBL)相连。漏电补偿管(MD)栅极与源极都与存储管(M2)栅极相连，漏极受动态补偿电源(VD)控制。在存储管(M2)栅极处增加漏电补偿管(MD)，由于漏电补偿管(MD)栅极与源级短接Vgs=O,漏电补偿管(MD)—直处于未开启状态，在电路中相当于一个连接到动态补偿电源(VD)的大电阻，为存储管(M2)栅极存储信息电容提供漏电补偿电流.其中动态补偿电源(VD)电压可根据制造工艺等动态调节大小。存储管(M2)栅极漏电电流与漏电补偿管(MD)补偿电流将达到动态平衡，使得栅极电压变化缓慢，这将大大减小刷新频率，刷新频率越小，DRAM电路功耗越低，性能越好。随着集成电路制造工艺特征尺寸的不断缩小，原有的3管DRAM结构存储管栅极漏电将明显增大，存储信息将会很快丢失。本发明采用动态可调的具有漏电补偿管的新DRAM结构，可以有效增加存储管栅极存储电荷保存时间，降低刷新频率，从而降低电路动态功耗，读写性能将得到改善。在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
权利要求
1.一种具有漏电补偿的动态随机访问存储单元，其特征在于，包括 写控制开关管(Ml)、存储管(M2)、读控制开关管(M3)以及漏电补偿管(MD)， 其中，所述写控制开关管(Ml)栅极受写入时序(WffL)控制，漏极与写入位线(WBL)相连，源极与所述存储管(M2)栅极相连， 所述存储管(M2)栅极与所述写控制开关管(Ml)源极相连存储信息，源极接地，漏极与所述读控制开关管(M3)漏极相连， 所述读控制开关管(M3)栅极受读出时序(RWL)控制，漏极与所述存储管(M2)漏极相连，源极与读出位线(RBL)相连， 所述漏电补偿管(MD)栅极与源极都与所述存储管(M2)栅极相连，漏极受动态补偿电源(VD)控制。
全文摘要
本发明提出一种具有漏电补偿的动态随机访问存储单元，包括写控制开关管、存储管、读控制开关管以及漏电补偿管，其中，写控制开关管栅极受写入时序控制，漏极与写入位线相连，源极与存储管栅极相连，存储管栅极与写控制开关管极相连存储信息，源极接地，漏极与读控制开关管漏极相连，读控制开关管栅极受读出时序控制，漏极与存储管漏极相连，源极与读出位线相连，漏电补偿管栅极与源极都与存储管栅极相连，漏极受动态补偿电源控制。本发明能够减小刷新频率，降低DRAM电路功耗，存储信息稳定性更好。
文档编号G11C11/4063GK103021453SQ201210592570
公开日2013年4月3日 申请日期2012年12月31日 优先权日2012年12月31日
发明者潘立阳, 刘雪梅, 伍冬 申请人:清华大学