专利名称：抗辐射sram时序控制电路的制作方法
技术领域：
抗辐射SRAM时序控制电路技术领域[0001]本实用新型涉及一种SRAM时序控制电路，特别是涉及一种抗辐射SRAM时序控制 电路。
背景技术：
[0002]静态随机存储器(Static Random Access Memory, SRAM)由于具有功耗小速度高 的特点，在空间科学和核科学技术领域，被广泛用作航空航天电子系统、核检测仪器仪表、 高能物理实验及医学成像系统的信息存储设备。在这些应用环境中存在众多的宇宙射线或 高能粒子，半导体器件易受这些粒子的辐射产生各种辐射效应，包括非电离辐射效应和电 离辐射效应。总剂量电离辐射效应是电离辐射效应的一种，它通过电离作用在半导体电路 的电介质中引入额外的电子空穴对。在电场的作用下电子会移向导体/半导体，留下空穴 在电介质和导体/半导体界面，随着时间的增加，这种效应可以被积累，从而严重影响集成 电路的工作。总剂量电离辐射效应通常会导致MOS管的阈值电压和电流-电压曲线发生改 变，此外还会使寄生的NMOS器件不能完全截止，产生较大漏电流。这将使得SRAM中器件的 翻转速度和延时发生变化，导致SRAM内部时序的可控性变差，从而影响SRAM动作的准确性 和可靠性。[0003]SRAM主要由一个存储阵列和外围译码器、预充电单元、数据选择单元、数据输入输 出单元以及内部时序产生电路组成。文献I “张小平，雷天民，杨松，陈仁生，CMOS集成电 路的抗辐射设计，微电子学与计算机，2003年增刊”中描述了现有抗辐射集成电路的设计方 法，通过环形NMOS版图和P型保护环隔离来减小器件内和器件之间的漏电流，而通过选取 栅氧化层较薄的工艺来降低辐射对MOS管阈值的影响，采用普通的SRAM内部时序设计方法 进行抗福射电路设计。文献2“David A. Hodges et al,数字集成电路分析与设计-深亚微 米工艺，北京电子工业出版社，2005”给出了现有的SRAM内部时序处理方法。常用的是以 时钟信号和已产生的时序信号为基准，采用延时单元产生控制数据输入/输出、字线、位线 的时序信号。此外，文献2还公开了一种采用复制位线跟踪位线的操作来实现输出灵敏放 大器控制的方法，但其余时序信号仍需要借助延时单元产生。[0004]现有抗辐射SRAM设计技术存在以下缺陷1)对于辐射引起的电路速度的变化依 赖于先进的具有薄的栅氧化层的工艺技术；2)使用环栅技术的晶体管面积较大，导致晶体 管栅电容增加，电路的速度降低，功耗增大；3)内部时序控制不能完全由存储器内部工作状 态触发，依赖于延时单元设计的精度，而辐射环境下电路的工作速度会发生变化，因而易导 致误操作。发明内容[0005]为了克服现有抗辐射SRAM时序控制电路在辐射环境下可靠性差的不足，本实用 新型提供一种抗辐射SRAM时序控制电路。该控制电路在存储器阵列中增加一行一列存储 单元来跟踪存储器关键信号线包括字线和位线的状态，每次存储器读写操作都选中跟踪单元的行和列，将跟踪单元的字线和位线的状态反馈给时序控制单元。时序控制单元依据反 馈信号及输入时钟产生SRAM的内部时序控制信号，实现数据的写入和读出。由于采用存储 单元跟踪存储器关键信号线中字线和位线的状态，将跟踪结果返回到时序控制单元，整个 时序完全依赖于存储器自身的速度变化自动调节，能够容忍辐射引起的电路工作速度变化 对SRAM时序产生以及对位线预充、数据写入、数据读出等关键操作的速度的影响，可以提 高抗辐射SRAM时序控制电路的可靠性。[0006]本实用新型解决其技术问题所采用的技术方案是一种抗辐射SRAM时序控制电 路，包括存储器阵列，其特点是还包括一行和一列跟踪存储单元，一行跟踪存储单元连接跟 踪字线LWL_TRACK，一列跟踪存储单元连接跟踪位线BL_TRACK和BLB_TRACK。任意一行字 线有效时，跟踪字线LWL_TRACK同时有效。当任意选中的存储单元进行读写操作时，跟踪列 上对应的存储单元也会同时执行读写操作。在向存储阵列写数据时，跟踪列上固定写入数 据0，否则需要同时检测O和I两种状态。当跟踪列输出数据D0_TRACK为O时，认为数据 已写至位线，如果此时跟踪字线LWL_TRACK为1，则数据写入存储单元。在从存储阵列读数 时，跟踪列输出D0_TRACK为O时，则认为实际要读出的存储单元的数据已经稳定并可以进 行锁存操作。[0007]本实用新型的有益效果是该控制电路在存储器阵列中增加一行一列存储单元来 跟踪存储器关键信号线包括字线和位线的状态，每次存储器读写操作都选中跟踪单元的行 和列，将跟踪单元的字线和位线的状态反馈给时序控制单元。时序控制单元依据反馈信号 及输入时钟产生SRAM的内部时序控制信号，实现数据的写入和读出。由于采用存储单元跟 踪存储器关键信号线中字线和位线的状态，将跟踪结果返回到时序控制单元，整个时序完 全依赖于存储器自身的速度变化自动调节，能够容忍辐射引起的电路工作速度变化对SRAM 时序产生以及对位线预充、数据写入、数据读出等关键操作的速度的影响，提高了抗辐射 SRAM时序控制电路的可靠性。[0008]
以下结合附图和实施例对本实用新型作详细说明。
[0009]图1是本实用新型抗辐射SRAM时序控制电路框图。[0010]图2是本实用新型抗辐射SRAM的读操作时序图。[0011]图3是本实用新型抗辐射SRAM的写操作时序图。[0012]图4是本实用新型抗辐射SRAM时序控制电路中SRAM时序控制信号产生电路的拓 扑结构图。
具体实施方式
[0013]以下实施例参照图1 4。[0014]本实用新型抗辐射SRAM时序控制电路在存储器阵列中增加一行和一列跟踪存储 单元11及其相应译码及存取电路12来跟踪字线和位线的状态。设置行译码和列选择电路 使得存储器的每次操作都选中这一行一列的跟踪存储单元，然后以这一行一列存储单元的 字线和输出结果作为反馈产生其他时序信号。[0015]所增加的一行跟踪存储单元连接跟踪字线LWL_TRACK，所增加的一列跟踪存储单元连接跟踪位线BL_TRACK和BLB_TRACK。任意一行字线有效时，跟踪字线LWL_TRACK也同 时有效，因此跟踪字线代表了字线使能到任意一个字线选中的最大延时。当任意选中的存 储单元进行读写操作时，跟踪列上对应的存储单元也会同时执行读写操作，因此跟踪列能 够反应出读写操作所需时间。在向存储阵列写数据时，跟踪列上固定写入数据“O”以简化检 测电路，否则需要同时检测“O”和“ I ”两种状态。当跟踪列输出数据D0_TRACK为“O”时， 可以认为数据已写至位线，如果此时跟踪字线LWL_TRACK为“1”，则数据很快(约O. 2ns)就 可以写入存储单元。在从存储阵列读数时，当跟踪列输出D0_TRACK为O时，则可以认为实 际要读出的存储单元的数据已经稳定并可以进行锁存操作。[0016]读操作的时序控制如下[0017](I)时钟上升沿触发全局字线控制信号GWLPC有效，全局位线预充信号GBLPCN无 效，输出锁存器使能GLATCH打开。[0018](2) GWLPC有效后，行地址译码结果输出并驱动字线，使得字线LWL_TRACK有效。 GffLPC和LWL_TRACK之间的延时即为行译码时间和字线驱动时间之和，也就是说这时实际 要选择的字线LWLi也已经有效。选中行列的存储单元和跟踪列的相应行的存储单元驱动 各自的位线进行读数，与存储单元数据“O”相接的位线电压会降低。因为跟踪列只写入数 据“0”，因此BL_TRACK的电压会降低。[0019](3)当BL_TRACK电压下降到一个可以读出的电压时，跟踪列输出D0_TRACK变为 “O”。此时选中的其余位线也经历了相同的过程，其对应的输出也已经进入稳定状态。因此， 使用D0_TRACK的下降沿使GLATCH和GWLPC无效。读出数据被锁存。[0020](4)经过一段时间，LWL_TRACK随着GWLPC变为无效状态。[0021](5)使用LWL_TRACK的下降沿使输出锁存器使能GBLPCN无效。位线电压也将由预 充电路平衡并恢复至逻辑“I”状态。D0_TRACK也恢复至逻辑“1”，读操作完成。[0022]写操作的时序控制如下[0023](I)时钟上升沿触发使得全局字线控制信号GWLPC有效，全局位线预充信号 GBLPCN无效。同时，数据选择控制信号GWE有效，输入数据驱动位线电压发生变化。[0024](2)经过一段时间，输入数据也写入位线，这时D0_TRACK再次输出“I”。与此同时， LWL_TRACK随着GWLPC变为有效。位线上的数据很快即会写入存储单元。[0025](3)用LWL_TRACK的上升沿复位GWLPC。由于字线需要一段译码时间，通常数据会 在字线打开前写入到位线上，因此本事实例只以字线LWL_TRACK等于“I”为依据判断数据 已经写入存储单元。[0026](4)经过一段时间，LWL_TRACK随着GWLPC变为无效。即GWLPC和LWL_TRACK使存 储单元打开的时间等于LWL_TRACK相对于GWLPC的延时时间。这段延时远大于存储单元写 入数据所需时间(O. 2ns左右)，因此完全可以保证数据正确写入。[0027](5)用LWL_TRACK的下降沿复位GBLPCN和GWE。数据写入通路关断，位线电压也 将由预充电路平衡并恢复至逻辑“I”状态。D0_TRACK也恢复至逻辑“1”，写操作完成。[0028]读出数据锁存GLATCH和读操作字线使能GWLPC_Read在读有效时由时钟上升沿 触发至高电平，由RESETN或D0_TRACK低电平复位。写操作字线使能GWLPC_Write则在写 有效时由时钟上升沿触发至高电平，由RESETN或LWL_TRACK的低电平复位。最终字线使 能GWLPC为读操作字线使能和写操作字线使能逻辑或的结果。位线预充使能GBLPCN可由GffLPC_Read,GffLPC_ffrite以及LWL_TRACK相或得到，值得注意的是LWL_TRACK无初始值需 要由RESET进行复位。同理，由GWLPC_Write和LWL_TRACK相或得到数据写入使能GWE。
权利要求1. 一种抗辐射SRAM时序控制电路，包括存储器阵列，其特征在于还包括一行和一列跟踪存储单元，一行跟踪存储单元连接跟踪字线LWL_TRACK，一列跟踪存储单元连接跟踪位线BL_TRACK和BLB_TRACK ;任意一行字线有效时，跟踪字线LWL_TRACK同时有效；当任意选中的存储单元进行读写操作时，跟踪列上对应的存储单元也会同时执行读写操作；在向存储阵列写数据时，跟踪列上固定写入数据O，否则需要同时检测O和I两种状态；当跟踪列输出数据DO_TRACK为O时，认为数据已写至位线，如果此时跟踪字线LWL_TRACK为1，则数据写入存储单元；在从存储阵列读数时，跟踪列输出DO_TRACK为O时，则认为实际要读出的存储单元的数据已经稳定并可以进行锁存操作。
专利摘要本实用新型公开了一种抗辐射SRAM时序控制电路，用于解决现有抗辐射SRAM时序控制电路在辐射环境下可靠性差的技术问题。技术方案是在存储器阵列中增加一行一列存储单元来跟踪存储器关键信号线包括字线和位线的状态，每次存储器读写操作都选中跟踪单元的行和列，将跟踪单元的字线和位线的状态反馈给时序控制单元。时序控制单元依据反馈信号及输入时钟产生SRAM的内部时序控制信号，实现数据的写入和读出。由于采用存储单元跟踪技术，整个时序完全依赖于存储器自身的速度变化自动调节，避免了因辐射引起的电路工作速度变化对SRAM时序产生以及对位线预充、数据写入、数据读出等关键操作的速度的影响，提高了抗辐射SRAM时序控制电路的可靠性。
文档编号G11C11/413GK202855312SQ201220413248
公开日2013年4月3日 申请日期2012年8月20日 优先权日2012年8月20日
发明者魏晓敏, 高德远, 魏廷存, 陈楠, 高武, 郑然 , 王佳, 胡永才 申请人:西北工业大学