非易失性存储元件、电子控制系统、以及操作该非易失性存储元件的方法
【专利摘要】提供了一种非易失性存储元件、电子控制系统、和用于操作该非易失性存储元件的方法。根据一个实施例的非易失性存储元件包括：第一NAND单元阵列，包括第一组页面；和第二NAND单元阵列，包括第二组页面。多个X解码器至少一一耦接到所述第一NAND单元阵列和第二NAND单元阵列。控制逻辑控制所述多个X解码器，以便同时感测所述第一组页面内的开始地址所属的第一页数据、以及所述第二组页面内的与该第一页关联的第二页数据。
【专利说明】非易失性存储元件、电子控制系统、以及操作该非易失性存储元件的方法
【技术领域】
[0001]本发明涉及半导体器件以及控制其的方法，并更具体地，涉及非易失性存储器件、使用其的电子控制系统、以及操作该非易失性存储器件和该电子控制系统的方法。
【背景技术】
[0002]诸如闪存的非易失性存储器件不仅具有优秀的数据保持(retention)特性，而且具有和硬盘相比的低功耗和高防止撞击特性。特别是，具有NOR结构的闪存允许高速随机存取并由此用来存储代码，而具有NAND结构的闪存具有高集成水平并允许页面操作，并由此一般用来存储数据。需要上述闪存根据产品或接口与主机顺序交换数据。
【发明内容】
[0003]技术问题
[0004]由于充分高的读取数据速度，所以NOR闪存可在输出另一页数据期间读取并准备输出一页数据。然而，具有低容量的NAND闪存可以不在输出另一页数据期间、完全读取并准备输出一页数据。而且，如果开始读取数据的开始地址位于一页的最后部分附近，则可能不容易实现页面的连续读取。
[0005]本发明的目的在于解决包括上述问题的各种问题，并提供能够连续读取数据的非易失性存储器件、使用该非易失性存储器件的电子控制系统、和操作该非易失性存储器件的方法。然而，本发明的范围不限于此。
[0006]技术方案
[0007]根据本发明的一个方面，提供了一种非易失性存储器件，包括:第一 NAND单元阵列，包括第一组页面；以及第二 NAND单元阵列，包括第二组页面。多个X解码器与所述第一和第二 NAND单元阵列至少一一连接。控制逻辑控制所述多个X解码器，以同时感测所述第一组页面之中的与开始地址对应的第一页的数据、以及所述第二组页面之中的该第一页之后的第二页的数据。
[0008]在该非易失性存储器件中，该控制逻辑控制所述多个X解码器，以在向外部设备输出该第二页的数据期间，感测该第二页之后的第三页的数据。
[0009]在该非易失性存储器件中，该第一组页面可包括第三页，并且该第三页可被安排在邻近该第一页的一行中。
[0010]该非易失性存储器件可进一步包括第三NAND单元阵列，包括第三组页面，并且该第三组页面包括该第三页。
[0011]该非易失性存储器件可进一步包括多个页面缓冲器，与所述第一和第二 NAND单元阵列至少一一连接，以便感测和锁存所述第一和第二 NAND单元阵列的数据。
[0012]该非易失性存储器件可进一步包括输入地址检测单元，用于检测该开始地址。
[0013]在该非易失性存储器件中，该控制逻辑可经由串行外围接口(SPI)向外部设备连续输出从该开始地址起的所述第一和第二 NAND单元阵列的数据，而没有页面之间的等待时间(latency)。
[0014]根据本发明的另一方面，提供了一种非易失性存储器件，包括:多个NAND单元阵列，其每一个包括多个页面。多个X解码器与所述多个NAND单元阵列至少一一连接。多个页面缓冲器与所述多个NAND单元阵列至少一一连接，以便感测和锁存所述多个NAND单元阵列的数据。控制逻辑控制所述多个X解码器，以同时感测所述多个NAND单元阵列之中的与开始地址对应的第一 NAND单元阵列的第一页的数据、以及该第一页之后的第二 NAND单元阵列的第二页的数据，以便顺序输出从开始地址起的所述多个NAND单元阵列的数据。
[0015]根据本发明的另一方面，提供了一种非易失性存储器件，包括多个NAND单元阵列，其每一个包括多个页面。多个X解码器与所述多个NAND单元阵列至少一一连接。多个页面缓冲器与所述多个NAND单元阵列至少一一连接，以便感测和锁存所述多个NAND单元阵列的数据。控制逻辑控制数据读取操作，以经由串行外围接口(SPI)向外部设备顺序输出从该开始地址起的所述多个NAND单元阵列的数据，而没有页面之间的等待时间。
[0016]根据本发明的另一方面，提供了一种电子控制系统，包括主机；和存储芯片，用于经由串行外围接口(SPI)与该主机交换数据。该存储芯片包括上述非易失性存储器件中的至少一个。
[0017]根据本发明的另一方面，提供了一种用于操作非易失性存储器件的方法。该方法包括:检测包括第一组页面的第一 NAND单元阵列的开始地址、和包括第二组页面的第二NAND单元阵列；和同时感测所述第一组页面之中的与开始地址对应的第一页的数据、以及所述第二组页面之中的该第一页之后的第二页的数据。
[0018]该方法可进一步包括在向外部设备输出该第二页的数据期间，感测该第二页之后的第三页的数据。
[0019]在该方法中，所述同时感测步骤可包括感测所述第一和第二页的数据，并将所述数据分别锁存在与所述第一和第二页对应的第一和第二页面缓冲器上。
[0020]有利效果
[0021]基于根据本发明实施例的非易失性存储器件，可提供能够通过使用NAND单元阵列来增加数据容量并允许高速数据输出的芯片结构和操作方法。例如，当从NAND单元阵列输出数据时，可顺序和连续输出从开始地址起的所有数据，而没有页面之间的等待时间。
【专利附图】
【附图说明】
[0022]图1是根据本发明实施例的非易失性存储器件的框图。
[0023]图2是图1的非易失性存储器件中的NAND单元阵列的部分的示例的电路图。
[0024]图3是根据本发明另一实施例的非易失性存储器件的框图。
[0025]图4是根据本发明实施例的电子控制系统的框图。
[0026]图5是根据本发明实施例的操作非易失性存储器件的方法的流程图。
[0027]图6和7是用于描述根据本发明实施例的基于开始地址的位置来操作非易失性存储器件的方法的框图。
[0028]图8是根据本发明实施例的操作非易失性存储器件的方法的时序图。
[0029]图9到12是用于描述根据本发明另一实施例的基于开始地址的位置来操作非易失性存储器件的方法的框图。
【具体实施方式】
[0030]其后，将通过参考附图解释本发明的实施例来详细描述本发明。然而，本发明可按照许多不同形式实施，并不应被解释为限于这里阐明的实施例；相反，提供这些实施例使得该公开将是透彻和完整的，并且将向本领域技术人员全面传达本发明的构思。在图中，为了便于解释，可夸大这些元件的尺寸。
[0031]根据本发明实施例的非易失性存储器件可表示即使当切断电力时也能够保持数据的存储器件。例如，该非易失性存储器件可包括闪存、电可擦除可编程只读存储器(EEPR0M)、相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)、或电阻型随机存取存储器(RRAM)。闪存也可被称为浮栅存储器、电荷捕捉存储器、或硅-氧化物-氮化物-氧化物-娃(Silicon-oxide-nitride-oxide-silicon, S0N0S)存储器，并且以上名称不限制本发明的范围。
[0032]在本发明的实施例中，NAND单元阵列可表示具有NAND结构的存储单元的阵列。
[0033]图1是根据本发明实施例的非易失性存储器件100的框图。图2是图1的非易失性存储器件100中的NAND单元阵列的部分的示例的电路图。
[0034]参考图1，NAND单元阵列IlOa和IlOb可彼此分离并可平行排列。NAND单元阵列IlOa可包括一组页面LP，而NAND单元阵列IlOb可包括另一组页面RP。所述一组页面LP和所述另一组页面RP可彼此分离并可平行排列。例如，NAND单元阵列IlOa和IlOb可具有相同结构，并可沿着行方向的直线排列。在该情况下，所述一组页面LP可形成左半页面，而所述另一组页面RP可形成右半页面。
[0035]例如，如图2中图示的，NAND单元阵列IlOa和IlOb中的每一个可包括按照矩阵排列的多个存储单元MC。例如，沿着同一列排列的存储单元MC可彼此串联连接，并且在每一列一端安排的存储单元MC可连接到位线，而每一列的另一端可连接到公共源极线CSL。位线BL可沿着列方向延长并可连接到存储单元MC的源极和漏极，而字线WL可沿着行方向延长并可耦接以控制存储单元MC的栅极。
[0036]第一字线WLO和位线BL之间的连接可通过串(string)选择线SSL来控制。串选择线SSL可连接到串选择晶体管的栅极。而且，存储单元MC和公共源极线CSL之间的连接可通过地选择线GSL来控制。地选择线GSL可连接到地选择晶体管的栅极。
[0037]沿着每一行排列的存储单元MC可形成页面(见图1的LP和RP)。例如，NAND单元阵列IlOa的第一页LP-O和NAND单元阵列IlOb的第一页RP-O可包括与第一字线WLO连接的存储单元MC。而且，NAND单元阵列IlOa的第η页LP_n和NAND单元阵列IlOb的第η页RP-n可包括与第η字线WLn连接的存储单元MC。
[0038]由于上述NAND单元阵列IIOa和IlOb具有串联连接结构、并由此可省略在每一串中连接存储单元MC的接触结构，所有与具有NOR结构的单元阵列相比，可实现高集成水平。然而，由于NAND单元阵列IlOa和IlOb与具有NOR结构的单元阵列相比可能不容易提供高速随机存取，所以可能不容易实现使用一个串行输出端子的串行外围接口(SPI)结构。在这方面，根据当前实施例的非易失性存储器件100可提供这样的单元结构，其能够通过使用NAND单元阵列IlOa和IlOb来增加数据容量，并且即使当使用一个串行输出端子时，也能够实现下述高速输出。
[0039]一起参考图1和2，NAND单元阵列IlOa和IlOb中的每一个可包括这样的结构，其中连接其每一个具有图2的电路结构的多个块。一块中的位线BL的数目和字线WL的数目可根据块尺寸而适当地选择，并不限制当前实施例的范围。而且，NAND单元阵列IlOa和IlOb中的每一个可通过将位线BL分离为偶数位线和奇数位线来操作。
[0040]NAND单元阵列IlOa可连接到X解码器115a，而NAND单元阵列IlOb可连接到X解码器115b。X解码器115a和115b可彼此分离并可平行排列。更详细地，X解码器115a可连接到页面LP并可控制NAND单元阵列IlOa中的字线WL，而X解码器115b可连接到页面RP并可控制NAND单元阵列IlOb中的字线WL。如果NAND单元阵列IlOa和IlOb具有相同存储容量，则X解码器115a和115b可具有相同结构。
[0041]例如，X解码器115a可包括用于解码NAND单元阵列IlOa中的存储单元MC的地址信息的解码单元、和用于根据该地址信息来驱动页面LP的X-多路复用器/驱动器。X解码器115b可包括用于解码NAND单元阵列IlOb中的存储单元MC的地址信息的解码单元、和用于根据该地址信息来驱动页面RP的X-多路复用器/驱动器。这样，可通过单独使用这两个X解码器115a和115b，来顺序或同时驱动这两组页面LP和RP。
[0042]为了感测和锁存数据，NAND单元阵列IlOa和IlOb可以一一连接到页面缓冲器120a和120b。例如，NAND单元阵列IlOa的位线BL可连接到页面缓冲器120a，而NAND单元阵列IlOb的位线BL可连接到页面缓冲器120b。由于如上所述页面缓冲器120a和120b彼此分离,所以可独立执行NAND单元阵列IlOa和IlOb的操作。
[0043]页面缓冲器120a和120b中的每一个可包括感测放大器，用于感测和锁存数据。例如，感测放大器可包括感测单元和锁存单元。如果NAND单元阵列IlOa和IlOb具有相同存储容量，则页面缓冲器120a和120b可具有相同结构。如果NAND单元阵列IlOa和IlOb通过将偶数列和奇数列分离而操作，则页面缓冲器120a和120b中的每一个的容量可对应于NAND单元阵列IlOa和IlOb中的每一个的容量的1/2。
[0044]页面缓冲器120a和120b可经由多路复用器锁存单元140而连接到输入/输出(I/O)缓冲和锁存单元150。I/O缓冲和锁存单元150可在I/O接口 160和外部设备之间的数据输入和输出期间用作数据缓冲器。例如，I/o接口 160可包括串行外围接口(SPI)或并行接口。多路复用器锁存单元140可调整从页面缓冲器120a和120b向I/O缓冲和锁存单元150输出的数据、或者从I/O缓冲和锁存单元150向页面缓冲器120a和120b输入的数据。
[0045]控制逻辑130可控制X解码器115a和115b以便控制NAND单元阵列I IOa和IlOb的读取和写入操作，并可控制多路复用器锁存单元140以便控制页面缓冲器120a和120b的数据输入和输出。例如，当如下所述顺序和连续输出NAND单元阵列IlOa和IlOb的数据时，控制逻辑130可形成读取控制电路。在当前实施例中，该控制逻辑130被图示为主要控制多路复用器。然而，控制逻辑130不限于此，并可控制非易失性存储器件100的所有内核和外围电路。
[0046]输入地址检测单元135可连接到控制逻辑130以便在读取操作中提供开始地址信息。例如，输入地址检测单元135可执行检测和锁存输入地址信息的操作。例如，输入地址检测单元135可检测和锁存该开始地址信息。
[0047]在根据当前实施例的非易失性存储器件100中，为了便于解释，可使用序数(例如，第一和第二)来分开表示NAND单元阵列IlOa和110b、页面LP、X解码器115a和115b、以及页面缓冲器120a和120b。例如，与读取操作中的开始地址对应的NAND单元阵列可被称为第一 NAND单元阵列，而另一 NAND单元阵列可被称为第二 NAND单元阵列。在该情况下，第一 NAND单元阵列可包括第一组页面，而第二 NAND单元阵列可包括第二组页面。而且，第一 NAND单元阵列可连接到第一 X解码器和第一页面缓冲器，而第二 NAND单元阵列可连接到第二 X解码器和第二页面缓冲器。
[0048]图3是根据本发明另一实施例的非易失性存储器件IOOa的框图。根据当前实施例的非易失性存储器件IOOa是从图1的非易失性存储器件100部分修改得到的，并由此这里不提供这两个实施例中的重复描述。
[0049]参考图3，非易失性存储器件IOOa可包括NAND单元阵列110a、110b、110c和IlOcL例如，NAND单元阵列110a、110b、110c和IlOd可在相同结构中形成，并可具有相同容量。示范性提供了 NAND单元阵列110a、110b、110c和IlOd的图示的数目和排列。例如，可省略NAND单元阵列110a、IIOb、110c和IlOd之一，或者可添加多个NAND单元阵列(未示出)。此外，尽管沿着直线排列NAND单元阵列110a、110b、I IOc和I IOd,但是可以沿着两条或多条线排列它们。
[0050]X解码器115a、115b、115c和115d可以沿着行方向——连接到NAND单元阵列110a、110b、IlOc和110d，而页面缓冲器120a、120b、120c和120d可以沿着列方向——连接到NAND单元阵列110a、110b、IlOc和IlOd0例如，X解码器115a和页面缓冲器120a可连接到NAND单元阵列110a，X解码器115b和页面缓冲器120b可连接到NAND单元阵列110b，X解码器115c和页面缓冲器120c可连接到NAND单元阵列110c，而X解码器115d和页面缓冲器120d可连接到NAND单元阵列110d。
[0051 ] 页面缓冲器120a、120b、120c和120d可连接以便与多路复用器锁存单元140交换数据。控制逻辑130可以连接到X解码器115a、115b、115c和115d以及多路复用器锁存单元140，以便控制非易失性存储器件IOOa的操作。
[0052]在根据当前实施例的非易失性存储器件IOOa中，为了便于解释，可使用序数(例如，第一到第四)来分开表示NAND单元阵列110a、110b、I IOc和I IOcUX解码器115a、115b、115c和115d、以及页面缓冲器120a、120b、120c和120d。例如，与读取操作中的开始地址对应的NAND单元阵列可被称为第一 NAND单元阵列,而随后的NAND单元阵列可被称为第二NAND单元阵列、第三NAND单元阵列、和第四NAND单元阵列。在该情况下，第一 NAND单元阵列可连接到第一 X解码器和第一页面缓冲器，第二 NAND单元阵列可连接到第二 X解码器和第二页面缓冲器，第三NAND单元阵列可连接到第三X解码器和第三页面缓冲器，而第四NAND单元阵列可连接到第四X解码器和第四页面缓冲器。
[0053]图4是根据本发明实施例的电子控制系统200的框图。
[0054]参考图4，主机210和存储芯片220可经由接口 240彼此连接以便交换数据。例如，接口 240可包括SPI。在该情况下，主机210可作为主装置操作，而存储芯片220可作为从装置操作。此外，数据可经由一个管脚在存储芯片220和主机210之间传送。
[0055]存储芯片220可包括上述非易失性存储器件100和IOOa中的至少一个。主机210可包括用于控制存储芯片220的控制器，例如中央处理单元(CPU)。可选地，电子控制系统200可进一步包括I/O设备(未示出)，用于向和从外部设备传送和接收数据。主机210可经由I/O设备接收数据的输入，以便在存储芯片220中存储数据，或者可经由I/O设备输出存储芯片220中存储的数据。例如，上述电子控制系统200可包括计算机、蜂窝电话、移动装置、个人数字助理(PDA)、导航装置、或家用器具。
[0056]现在将参考图5到8来描述根据本发明实施例的非易失性存储器件的连续读取操作。
[0057]参考图5，检测NAND单元阵列中的开始地址(S10)。然后，同时感测第一 NAND单元阵列中的与开始地址对应的第一页的数据、和第二 NAND单元阵列中的第一页之后的第二页的数据(S20)。例如，可通过驱动与第一 NAND单元阵列连接的第一 X解码器，而感测数据并将数据锁存在第一页面缓冲器上，并且同时，可通过驱动与第二 NAND单元阵列连接的第二 X解码器，而感测数据并将数据锁存在第二页面缓冲器上。
[0058]然后，第一页的数据和/或第二页的数据可被输出到外部设备，并且在输出数据期间，可感测第二页之后的第三页的数据(S30)。例如，可通过驱动与第三页连接的第三X解码器，而感测数据并将数据锁存在第三页面缓冲器上。第三页可被包括在第一 NAND单元阵列或第三NAND单元阵列中。如果第三页被包括在第一 NAND单元阵列中，则第三X解码器可与第一 X解码器相同。
[0059]然后，在输出第三页的数据期间，可将第三页之后的第四页的数据输出到外部设备(S40)。例如，可通过驱动与第四页连接的第四X解码器，而感测数据并将数据锁存在第四页面缓冲器上。第四页可被包括在第一或第二 NAND单元阵列中。可重复操作S40以将所有数据顺序和连续输出到外部设备。
[0060]图6和7是用于描述根据本发明实施例的基于开始地址SA的位置来操作非易失性存储器件的方法的框图。图8是根据本发明实施例的操作非易失性存储器件的方法的时序图。
[0061]参考图6，可同时感测与开始地址SA对应的第一页LP-O的数据以及第一页LP-O之后的第二页RP-O的数据(①)。例如，第一页LP-O可被包括在NAND单元阵列IlOa中，而第二页RP-O可被包括在NAND单元阵列IlOb中。第一和第二页LP-O和RP-O的数据可被分别感测并锁存在页面缓冲器120a和120b中。
[0062]然后，在经由多路复用器锁存单元140顺序输出开始地址SA之后的第一页LP-O的数据以及第二页RP-O的数据期间，第三页LP-1的数据可被感测并锁存在页面缓冲器120a中(②)。在该情况下，第三页LP-1可被包括在NAND单元阵列IlOa中，并可沿着行被直接安排在第一页LP-O之下。
[0063]然后，在输出第三页LP-1的数据期间，可感测随后第四页RP-1的数据(③)。第四页RP-1可被包括在NAND单元阵列IlOb中，并且第四页RP-1的数据可被锁存在页面缓冲器120b上。然后，在输出第四页RP-1的数据期间，可感测随后第五页LP-2的数据(④)。第五页LP-2可被包括在NAND单元阵列IlOa中，并且第五页LP-2的数据可被锁存在页面缓冲器120a上。
[0064]这样，从开始地址SA起的第一到第四页LP-O、RP-O、LP-1和RP-1的数据可被顺序和连续输出。特别是，除了初始数据感测之外，由于在输出前一页数据的时间内感测一页数据，所以从开始地址SA起的数据可被连续输出，而没有页面之间的等待时间。此外，如果重复上述读取操作，则从开始地址SA起的所有数据可没有等待时间地连续输出。[0065]参考图7，可同时感测与开始地址SA对应的第一页RP-O的数据以及第一页RP_0之后的第二页LP-1的数据(①)。例如，第一页RP-O可被包括在NAND单元阵列IlOb中，而第二页LP-1可被包括在NAND单元阵列IlOa中。第一和第二页RP-O和LP-1的数据可被分别感测并锁存在页面缓冲器120b和120a中。
[0066]在当前实施例中，尽管第一和第二页RP-O和LP-1在不同的相邻行中安排，但是由于分开使用X解码器115b和115a以及页面缓冲器120b和120a，所以可同时感测第一和第二页RP-O和LP-1的数据。同时感测第一和第二页RP-O和LP-1的数据的原因是因为第一页RP-O的开始地址SA位于第一行中的最后一列附近。这样，在用于从开始地址SA输出第一页RP-O的数据的短时间内，可能不容易感测随后第二页LP-1的数据。一般，在输出第一页RP-O的数据之后，提供预定等待时间，并由此确保用于读取第二页LP-1的数据的时间。
[0067]然而，在当前实施例中，在经由多路复用器锁存单元140顺序输出在页面缓冲器120b上锁存的开始地址SA之后的第一页RP-O的数据、和在页面缓冲器120a上锁存的第二页LP-1的数据期间，可感测NAND单元阵列IlOb的第三页RP-1的数据(②)。因此，不需要提供用于感测第三页RP-1的数据的等待时间。
[0068]然后，在输出第三页RP-1的数据期间，NAND单元阵列IlOa的随后第四页LP-2的数据可被感测并锁存在页面缓冲器120a上(③)。然后，在输出第四页LP-2的数据期间，NAND单元阵列IlOb的随后第五页RP-2的数据可被感测并锁存在页面缓冲器120b上(④)。
[0069]因此，从开始地址SA起的第一到第四页RP-O、LP-URP-1和LP-2的数据可被顺序和连续输出。特别是，除了初始数据感测之外，由于在输出前一页数据的时间内感测一页数据，所以从开始地址SA起的数据可被连续输出，而没有页面之间的等待时间。此外，如果重复上述读取操作，则从开始地址SA起的所有数据可没有等待时间地连续输出。
[0070]这样，可以高速读取数据，并由此可改进非易失性存储器件的读取性能。以上高速连续读取性能可满足使用SPI的产品的标准，如图8中图示的。更详细地，如果将芯片选择信号输入到芯片选择端子CS#，则指令和地址可根据串行时钟端子SCK的时钟信号而顺序输入到串行输入端子SI。在输入地址之后，可没有等待时间地将数据D1、D2等顺序输出到串行输出端子S0。
[0071]图9到12是用于描述根据本发明另一实施例的基于开始地址的位置来操作非易失性存储器件的方法的框图。根据图6和7的方法而部分修改得到根据当前实施例的方法，并由此这里不提供这两个实施例中的重复描述。
[0072]参考图9，如果开始地址SA对应于NAND单元阵列110a，则初始地，NAND单元阵列IlOa和IlOb的第一和第二页的数据可被同时感测和锁存(①)。然后，在输出第二页的数据期间，可感测和锁存NAND单元阵列IlOc的随后第三页的数据(②)。然后，在输出第三页的数据期间，可感测和锁存NAND单元阵列IlOd的随后第四页的数据(③)。然后，在输出第四页的数据期间，可感测和锁存NAND单元阵列IlOa的随后第五页的数据(④)。
[0073]参考图10，如果开始地址SA对应于NAND单元阵列110b，则初始地，NAND单元阵列IlOb和IlOc的第一和第二页的数据可被同时感测和锁存(①)。然后，在输出第二页的数据期间，可感测和锁存NAND单元阵列IlOd的随后第三页的数据(②)。然后，在输出第三页的数据期间，可感测和锁存NAND单元阵列IlOa的随后第四页的数据(③)。然后，在输出第四页的数据期间，可感测和锁存NAND单元阵列IlOb的随后第五页的数据(④)。[0074]参考图11，如果开始地址SA对应于NAND单元阵列110c，则初始地，NAND单元阵列IlOc和IlOd的第一和第二页的数据可被同时感测和锁存(①)。然后，在输出第二页的数据期间，可感测和锁存NAND单元阵列IlOa的随后第三页的数据(②)。然后，在输出第三页的数据期间，可感测和锁存NAND单元阵列IlOb的随后第四页的数据(③)。然后，在输出第四页的数据期间，可感测和锁存NAND单元阵列IlOc的随后第五页的数据(④)。
[0075]参考图12，如果开始地址SA对应于NAND单元阵列110d，则初始地，NAND单元阵列IlOd和IlOa的第一和第二页的数据可被同时感测和锁存(①)。然后，在输出第二页的数据期间，可感测和锁存NAND单元阵列IlOb的随后第三页的数据(②)。然后，在输出第三页的数据期间，可感测和锁存NAND单元阵列IlOc的随后第四页的数据(③)。然后，在输出第四页的数据期间，可感测和锁存NAND单元阵列IlOd的随后第五页的数据(④)。
[0076]如上所述，与开始地址SA的位置无关，可以在没有页面之间的等待时间的情况下顺序和连续输出从开始地址SA起的第一到第四页的数据。而且，如果重复在第三页之后的上述操作，则可以在没有页面之间的等待时间的情况下顺序和连续输出从第一页的开始地址SA起的所有数据。以上操作性能可满足在没有页面之间的等待时间的情况下高速连续读取数据所需的产品的标准。例如，如果通过使用一个串行输出端子输出数据(见图8的SO )，则可改进产品的性能。
[0077]尽管已参考本发明的示范实施例具体示出和描述了本发明，但是本领域技术人员将理解的是，可在这里进行形式和细节的各种改变，而不脱离以下权利要求所限定的本发明的精神和范围。
【权利要求】
1.一种非易失性存储器件，包括: 第一 NAND单元阵列，包括第一组页面； 第二 NAND单元阵列，包括第二组页面； 多个X解码器，与所述第一和第二 NAND单元阵列至少一一连接；和控制逻辑，用于控制所述多个X解码器，以同时感测所述第一组页面之中的与开始地址对应的第一页的数据、以及所述第二组页面之中的该第一页之后的第二页的数据。
2.根据权利要求1的非易失性存储器件，其中该控制逻辑控制所述多个X解码器，以在向外部设备输出该第二页的数据期间，感测该第二页之后的第三页的数据。
3.根据权利要求2的非易失性存储器件，其中该第一组页面包括第三页，并且 其中该第三页被安排在邻近该第一页的一行中。
4.根据权利要求3的非易失性存储器件，其中所述多个X解码器包括: 与该第一 NAND单元阵列连接的至少一个第一 X解码器；和 与该第二 NAND单元阵列连接的至少一个第二 X解码器。
5.根据权利要求2的非易失性存储器件，进一步包括第三NAND单元阵列，包括第三组页面， 其中该第三组页面包括该第三页。
6.根据权利要求5的非易失性存储器件，其中所述多个X解码器包括: 与该第一 NAND单元阵列连接的至少一个第一 X解码器； 与该第二 NAND单元阵列连接的至少一个第二 X解码器；和 与该第三NAND单元阵列连接的至少一个第三X解码器。
7.根据权利要求1的非易失性存储器件，进一步包括多个页面缓冲器，与所述第一和第二 NAND单元阵列至少一一连接，以便感测和锁存所述第一和第二 NAND单元阵列的数据。
8.根据权利要求1的非易失性存储器件，进一步包括输入地址检测单元，用于检测该开始地址。
9.根据权利要求1的非易失性存储器件，其中所述多个X解码器中的每一个包括X多路复用器/驱动器。
10.根据权利要求1到9中的任一个的非易失性存储器件，其中该控制逻辑经由串行外围接口(SPI)向外部设备连续输出从该开始地址起的所述第一和第二 NAND单元阵列的数据，而没有页面之间的等待时间。
11.一种非易失性存储器件，包括: 多个NAND单元阵列，其每一个包括多个页面； 多个X解码器，与所述多个NAND单元阵列至少一一连接； 多个页面缓冲器，与所述多个NAND单元阵列至少一一连接，以便感测和锁存所述多个NAND单元阵列的数据；和 控制逻辑，用于控制所述多个X解码器，以同时感测所述多个NAND单元阵列之中的与开始地址对应的第一 NAND单元阵列的第一页的数据、以及该第一页之后的第二 NAND单元阵列的第二页的数据，以便从开始地址起顺序输出所述多个NAND单元阵列的数据。
12.根据权利要求11的非易失性存储器件，其中该控制逻辑控制所述多个X解码器，以在向外部设备输出该第二页的数据期间，感测该第二页之后的第三页的数据，并且其中该第三页被包括在所述多个NAND单元阵列之中的第一 NAND单元阵列或第三NAND单元阵列中。
13.一种非易失性存储器件，包括: 多个NAND单元阵列，其每一个包括多个页面； 多个X解码器，与所述多个NAND单元阵列至少一一连接； 多个页面缓冲器，与所述多个NAND单元阵列至少一一连接，以便感测和锁存所述多个NAND单元阵列的数据；和 控制逻辑，用于控制数据读取操作，以便经由串行外围接口(SPI)向外部设备顺序输出从开始地址起的所述多个NAND单元阵列的数据，而没有页面之间的等待时间。
14.根据权利要求13的非易失性存储器件，其中该控制逻辑控制所述多个X解码器，以同时感测所述多个NAND单元阵列之中的与开始地址对应的第一 NAND单元阵列的第一页的数据、以及该第一页之后的第二 NAND单元阵列的第二页的数据，并然后在向该外部设备输出该第二页的数据期间、感测该第二页之后的第三页的数据。
15.—种电子控制系统,包括: 主机；和 存储芯片，用于经由串行外围接口(SPI)与该主机交换数据， 其中该存储芯片包括:`` 第一 NAND单元阵列，包括第一组页面； 第二 NAND单元阵列，包括第二组页面； 多个X解码器，与所述第一和第二 NAND单元阵列至少一一连接；和控制逻辑，用于控制所述多个X解码器，以同时感测所述第一组页面之中的与开始地址对应的第一页的数据、以及所述第二组页面之中的该第一页之后的第二页的数据。
16.一种用于操作非易失性存储器件的方法，该方法包括: 检测包括第一组页面的第一 NAND单元阵列的开始地址、和包括第二组页面的第二NAND单元阵列；和 同时感测所述第一组页面之中的与开始地址对应的第一页的数据、以及所述第二组页面之中的该第一页之后的第二页的数据。
17.根据权利要求16的方法，进一步包括在向外部设备输出该第二页的数据期间，感测该第二页之后的第三页的数据。
18.根据权利要求16的方法，其中所述同时感测步骤包括感测所述第一和第二页的数据，并将所述数据分别锁存在与所述第一和第二页对应的第一和第二页面缓冲器上。
【文档编号】G11C16/26GK103608867SQ201280025856
【公开日】2014年2月26日 申请日期:2012年3月22日 优先权日:2011年4月1日
【发明者】徐明揆, 金龙洙 申请人:中小企业银行