用于测试集成电路的保险丝熔断可靠性的系统和方法
【专利摘要】本发明提供一种用于测试保险丝熔断状况的可靠性的系统和方法。保险丝熔断检测电路包括保险丝电路，所述保险丝电路包括具有耦合至地面的第一端的保险丝。共同节点耦合至所述保险丝的第二端。预充电电路耦合至所述共同节点以将所述共同节点预充电至预充电“高”电平。反相器包括反相器输出和反相器输入，其中所述反相器输入耦合至所述共同节点。反馈锁存器耦合在电压源与地面之间，并包括耦合至所述反相器输出的锁存器输入以及耦合至所述共同节点的锁存器输出。包括耦合至所述共同节点的测试电路，其中在正常模式下，所述测试电路为所述反馈锁存器增加强度以用于将所述共同节点保持在所述预充电“高”电平，使得在测试模式下，所述反馈锁存器比在所述正常模式下更弱以用于将所述共同节点保持在所述预充电“高”电平。
【专利说明】用于测试集成电路的保险丝熔断可靠性的系统和方法
【背景技术】
[0001]集成电路可包括可用于代替受损元件部分的冗余元件。例如，一种类型的存储器电路包括存储器单元的动态随机存取存储器(DRAM)阵列。存储器单元以行和列排列，行和列的每一者可定址以用于存储信息位。随着存储器单元密度的增加，在制造过程中故障单元的数量也增加。为降低故障单元的影响，可使用冗余存储器单元或更确切地说存储器单元的冗余区段来修复阵列的受损区段，其中受损区段包括一个或多个受损存储器单元。
[0002]执行测试过程以确定存储器的区段是否受损。通过这种方式，可确定存储器单元的哪些行和列，更具体地讲，存储器阵列的哪些区段需要修复。测试过程可在包含存储器阵列的装置的外部执行，或者可使用内置于装置中的故障诊断电路(例如，包括存储器装置的集成电路)在内部执行。
[0003]一旦识别集成电路的受损区段，修复过程便包括将受损区段更换为冗余资源。例如，在存储器阵列中，可通过保险丝电路的应用来实现冗余区段的选择。更具体地讲，与冗余区段相联系的保险丝可熔断，使得在保险丝完好时访问存储器的初始但后期受损的区段以进行存储器存储，但在保险丝熔断时，则将冗余区段(而不是受损区段)用于存储器存储。多种技术可用来对存储器阵列进行编程以用于修复，更具体地讲，用来熔断保险丝以用于冗余区段的选择。所有这些技术具有相关的故障率，在所述故障率下，所选保险丝仅部分熔断，而不完全熔断。
[0004]就部分熔断的保险丝而言，存储器阵列的完整性存在风险。部分熔断的保险丝在一些情况下可仍允许存储器阵列的受损区段(而不是所需冗余区段)的使用。在其他情况下，部分熔断的保险丝正常但仅临时地工作，因为冗余区段相比受损区段更具可选择性。然而，随时间推移，至少对于用于在存储器阵列的受损区段与冗余区段之间进行选择的存储器控制器而言，部分熔断的保险丝将回到其初始状态并充当完好的保险丝。例如，部分熔断的保险丝可发生被动氧化，这将趋向于使保险丝回到其初始状态(例如，完好且未熔断)。
[0005]在修复过程期间，可执行测试以检查保险丝是否已熔断。然而，这些测试未设计用于检测部分熔断的保险丝。由此，受传统测试的部分熔断的保险丝将表现为完全熔断，而实际上正好相反。在这种情况下，由于部分熔断的保险丝对于存储器控制器而言仍看起来像完好的保险丝，因此存储器的受损区段被不正确地用于存储器访问及控制，而非对冗余区段的预期选择。由于信息持续存储在存储器阵列的受损区段中，因此这将引发存储错误。
【发明内容】
[0006]本发明的实施例总体上涉及集成电路和保险丝电路，所述保险丝电路能够藉由通过对应的熔断保险丝进行的对电路的冗余部分的选择来提供制造后修复。例如，集成电路可包括存储器结构，例如存储器单元的DRAM阵列，其中存储器结构包括冗余部分。在发现存储器阵列的故障部分时，通过使用任何可用的方式(例如，激光微调、电气信号发送等)藉由保险丝的熔断可选择对应的冗余部分。本发明的实施例提供用于测试保险丝熔断状况的可靠性(或换言之，保险丝为完全熔断而不仅是部分熔断的可靠性)的电路和方法。由此，本发明的实施例能够发现保险丝何时部分熔断。
[0007]在一个实施例中，保险丝熔断检测电路包括保险丝电路，该保险丝电路包括具有耦合至地面的第一端的保险丝。共同节点耦合至保险丝的第二端。预充电电路耦合至共同节点以将共同节点预充电至预充电“高”电平。反相器包括反相器输出和反相器输入，其中反相器输入耦合至共同节点。反馈锁存器耦合在电压源与地面之间，并包括耦合至反相器输出的锁存器输入以及耦合至共同节点的锁存器输出。包括耦合至共同节点的测试电路，其中在正常模式下，测试电路为反馈锁存器增加强度以用于将共同节点保持在预充电“高”电平，使得在测试模式下，反馈锁存器比在正常模式下更弱以用于将共同节点保持在预充电“高”电平。
[0008]在另一个实施例中，公开了一种用于测试保险丝的保险丝熔断状况的可靠性的方法。该方法包括提供保险丝电路，该保险丝电路包括耦合至地面的第一端以及耦合至共同节点的第二端。提供反相器电路，该反相器电路包括反相器输出和反相器输入，其中输入耦合至共同节点。提供耦合在电压源与地面之间的反馈锁存器，其中反馈锁存器包括耦合至反相器输出的锁存器输入以及耦合至共同节点的锁存器输出。提供耦合至共同节点的测试电路。在正常模式下，测试电路为反馈锁存器增加强度以用于将共同节点保持在预充电“高”电平，使得在测试模式下，反馈锁存器比在正常模式下更弱以用于将共同节点保持在预充电“高”电平。
[0009]在又一个实施例中，保险丝熔断检测电路包括保险丝电路，该保险丝电路包括具有耦合至地面的第一端以及耦合至共同节点的第二端的保险丝。保险丝电路包括串联耦合至共同节点与第一端之间的保险丝的可定址晶体管。预充电电路耦合至共同节点以将共同节点驱动或预充电至预充电“高”电平。检测电路包括具有反相器输出和反相器输入的反相器，其中反相器输入耦合至共同节点。提供反馈锁存器电路，该反馈锁存器电路包括P沟道金属氧化物场效应晶体管(MOSFET)，其具有耦合至输出的栅极、耦合至电压源的源极以及耦合至共同节点的漏极。反馈锁存器电路包括n沟道M0SFET，其具有耦合至反相器输出的栅极、耦合至共同节点的源极以及耦合至地面的漏极。保险丝熔断检测电路还包括测试电路，该测试电路包括贡献晶体管(contribution transistor),该贡献晶体管具有稱合至反相器输出的栅极以及耦合至共同节点的漏极。测试电路还包括开关晶体管，该开关晶体管具有耦合至电压源的源极、耦合至贡献晶体管的源极的漏极以及由测试模式信号控制的栅极。
[0010]在阅读各附图中示出的实施例的下列详细描述之后，本领域普通技术人员将认识到本发明的各种实施例的这些及其他目的和优点。
【专利附图】
【附图说明】
[0011]附图示出了本发明的实施例并且连同描述一起用于说明本发明的原理，所述附图并入本说明书并且构成本说明书的一部分并且其中类似的数字表示类似的元件。
[0012]图1为根据本发明的一个实施例的、用于测试集成电路中保险丝的熔断的可靠性的保险丝熔断检测系统和/或电路的框图。
[0013]图2为根据本发明的一个实施例的、能够测试集成电路中保险丝的熔断的可靠性的保险丝熔断检测电路的框图。[0014]图3为根据本发明的一个实施例的简化电路图，侧重于在正常模式及测试模式期间的测试电路的贡献，其中测试电路作为保险丝熔断检测电路的一部分而包括在内。
[0015]图4为根据本发明的一个实施例的流程图，示出了用于检测保险丝熔断状况的可靠性的方法。
[0016]图5为图表，示出了对于保险丝熔断检测电路而言可执行的正常模式和测试模式以及检测电路内的锁存器在保险丝的如下各种电阻状况下的状态:例如与保险丝的未熔断或完好状况相对应的保险丝的低电阻；与保险丝的弱或部分熔断状况相对应的保险丝的中等电阻；以及与保险丝的强熔断状况相对应的保险丝的高电阻。
【具体实施方式】
[0017]现将详细参考本发明的各种实施例，附图中示出了这些实施例的例子。虽然结合这些实施例进行描述，但应当理解，并非旨在将本发明限制于这些实施例。相反，本发明旨在涵盖可包括在所附权利要求所限定的本发明的精神和范围内的替代形式、修改形式和等同形式。此外，在本发明的以下详细描述中，阐述了众多具体细节以便提供对本发明的充分理解。然而，应当理解，本发明可在不采用这些具体细节的情况下实践。在其他情况下，未详细描述熟知的方法、程序、元件和电路，以避免不必要地使本发明的方面含糊不清。
[0018]因此，本发明的实施例提供用于测试集成电路中保险丝熔断的可靠性的电路和方法。例如，保险丝可熔断以使冗余元件部分取代受损或故障部分并入集成电路中。例如，存储器阵列结构(例如，DRAM存储器阵列)可包括可通过对应保险丝的熔断(至开路)而选择的冗余部分。在保险丝熔断之后，本发明的实施例能够测试保险丝为完全熔断而不仅是部分熔断的可靠性。由此，本发明的实施例能够检测保险丝何时部分熔断。
[0019]在对于各种功能(例如集成电路的受损部分的修复)而言可执行的集成电路和保险丝电路的背景下公开本发明的实施例。例如，集成电路可包括存储器阵列，其中为修复存储器阵列的受损部分可选择保险丝电路。对于存储器阵列的无误运行而言，测试熔断保险丝的可靠性以操作地选择用于代替受损部分在存储器阵列中使用的冗余部分是必要的。
[0020]在使用电压来在两个二元逻辑电平之间进行表示的电气电路的背景下公开本发明的实施例。术语“高”和“低”的使用旨在表示特定电路中的假二元逻辑电平和真二元逻辑电平。通过这种方式，保险丝熔断检测电路中的逻辑电平有助于确定保险丝何时完好、完全熔断或部分熔断。
[0021]图1为根据本发明的一个实施例的、能够测试集成电路中保险丝的熔断的可靠性(或换言之，测试熔断保险丝的状态的可靠性)的保险丝熔断检测系统和/或电路100的框图。由此，保险丝熔断检测电路100可实现为检测保险丝的多个状况，包括具有低电阻的保险丝的未熔断状况；具有高电阻的保险丝的强熔断状况；以及具有中等电阻的保险丝的弱或部分熔断状况。具体地讲，本发明的实施例能够检测保险丝的第三状况，或部分熔断状况，而此前在传统的测试系统和方法下，仅强熔断状况和未熔断状况是可测试的。
[0022]如图1所示，检测电路包括保险丝电路180。保险丝电路180包括至少一根保险丝，所述至少一根保险丝具有耦合至地面的第一端以及耦合至共同节点101的第二端。此夕卜，保险丝电路包括串联耦合至检测电路的共同节点与保险丝的第一端之间的保险丝的可定址晶体管。通过这种方式，可选择特定保险丝以测试其配置状态，或以测试该保险丝的保险丝熔断状况的可靠性。
[0023]保险丝电路180包括一根或多根保险丝，所述一根或多根保险丝的每一者均可选择以执行特定功能。例如，在包括存储器阵列(例如，DRAM存储器阵列)的集成电路的情况下，存储器阵列可包括可选择用于替换存储器阵列的对应故障或缺陷部分的冗余部分。即，在确定存储器阵列的一部分受损时，可选择对应的保险丝以使存储器阵列的冗余部分代替受损或缺陷部分。在一个实施例中，通过完全熔断对应的保险丝来实现存储器阵列的冗余部分的并入。通过这种方式，修复系统、存储器控制器、微处理器或能够对存储器阵列执行访问和控制的任何合适装置能够识别对应的保险丝被熔断以及在存储器阵列的正常运行期间存储器阵列的冗余部分将用于取代受损部分。
[0024]检测电路100还包括耦合至共同节点101的预充电电路140。预充电电路140耦合至电压源150 (例如，Vcc)，并耦合至存储体激活控制信号160。预充电电路140被启动以便将共同节点预充电至“高”电平。即，在保险丝电路180中测试任何保险丝之前，检测电路的初始状态包括将共同节点预充电至“高”电平。更具体地讲，预充电电路140包括预充电晶体管(未示出)，预充电晶体管具有耦合至电压源150的源极以及耦合至共同节点的漏极。预充电晶体管由存储体激活信号160控制，以使用电压源150将共同节点设置至预充电“高”电平。
[0025]检测电路100中包括反相器130。反相器包括反相器输出和反相器输入。反相器输入耦合至共同节点101，并且反相器输出耦合至输出节点190。
[0026]反馈锁存器电路120耦合在电压源150与地面之间。反馈锁存器120包括耦合至反相器输出或输出节点190的锁存器输入。反馈锁存器120还包括耦合至共同节点的锁存器输出。反馈锁存器120在未设置时有助于将共同节点保持在其预充电“高”电平。然而，在设置时，反馈锁存器120有助于将共同节点驱“低”并且将共同节点保持在“低”电平。
[0027]检测电路100包括耦合至共同节点101的测试电路110。在正常模式下，测试电路110为反馈锁存器120增加强度以用于将共同节点101保持在预充电“高”电平。即，在正常模式下，测试电路110通过设定(asserting)测试模式信号170来启动。在正常模式下，反馈锁存器120相对较强，需要更多电流通过所选保险丝才能触发反馈锁存器120。部分熔断的保险丝在正常模式下不会传导足够的电流以驱动共同节点101接地并设置反馈锁存器120。由此，在正常模式下，受测试的部分熔断的保险丝将看起来像完全熔断，因为其不能将足够的电流传导通过保险丝以驱动共同节点101接地并且还设置反馈锁存器120以帮助将共同节点101保持接地。
[0028]反之，在检测电路100的测试模式下，测试电路110使反馈锁存器100与其在此前介绍的用于将共同节点保持在预充电“高”电平的正常模式下的强度相比更弱。即，在测试模式下，测试电路通过不设定测试模式信号170来禁用。由此，在测试模式下，在测试电路110不对反馈锁存器120的运行作出贡献时，需要更少电流通过所选保险丝就可触发反馈锁存器120，进而指示保险丝未熔断或保险丝部分熔断。
[0029]此外，保险丝检测电路100还包括可选的备用保险丝电路185。在一个实施例中，备用保险丝电路可并联耦合至保险丝电路180以在初始保险丝电路180受损或缺陷的情况下作为冗余保险丝电路而运行。具体地讲，备用保险丝电路185包括作为冗余保险丝而运行的备用保险丝，并且可配置为在保险丝受损的情况下替换或代替保险丝电路180中对应的保险丝。可在当熔断保险丝在测试阶段被发现为部分熔断而不是完全熔断时执行备用保险丝。在这种情况下，备用保险丝并联耦合至对应的初始保险丝。由此，备用保险丝包括耦合至地面的第一端以及在共同节点与所述备用保险丝的第一端之间串联耦合至所述备用保险丝的备用可定址晶体管。
[0030]另外，保险丝检测电路100包括可实现用于熔断所选保险丝的保险丝熔断系统195。可使用各种技术对集成电路编程，并且更具体地讲，将保险丝熔断至开路以执行特定功能，例如，集成电路的冗余部分的选择。例如，集成电路可为包括冗余部分的存储器阵列，并且保险丝的状况指示存储器阵列的冗余部分的包括或不包括。在一个实施例中，执行激光微调以熔断所选保险丝(例如，至开路)。在这种情况下，由于激光器串列到所选保险丝上以用于微调，因此保险丝熔断系统195不一定电耦合至保险丝电路180。在另一个实施例中，执行电气保险丝选择和熔断，其中使用电气信号来选择保险丝并且熔断所选保险丝。在这种情况下，保险丝熔断系统195电耦合至保险丝电路180。
[0031]图2为根据本发明的一个实施例的、能够测试集成电路中保险丝的熔断的可靠性或者用于测试熔断保险丝的状态的可靠性的保险丝熔断检测电路200的电路图。具体地讲，本发明的实施例中的保险丝熔断检测电路200能够检测保险丝何时处于部分熔断状况。另外，保险丝熔断检测电路200能够检测保险丝何时处于强熔断状况以及未熔断状况。
[0032]如图2所示，检测电路200包括至少一个保险丝电路。检测电路200包括多个保险丝电路250，所述多个保险丝电路的每一者包括与保险丝串联耦合的可定址MOSFET晶体管。保险丝可被选择熔断以用于执行特定功能，例如，熔断保险丝以选择存储器阵列的冗余部分来替换缺陷部分，如此前所讨论。通过这种方式，修复系统、存储器控制器、微处理器能够检测保险丝何时熔断并且然后并入存储器阵列的冗余部分来代替存储器阵列的对应缺陷部分。
[0033]具体地讲，图2中的代表性保险丝电路包括保险丝F-1，其具有耦合至地面的第一端以及耦合至共同节点270的第二端。更具体地讲，第二端耦合至可定址MOSFET M-1的漏极。此外，可定址晶体管M-1包括耦合至共同节点的源极。设定信号A-1来定址晶体管M-1以用于测试保险丝F-1的配置状态以及用于测试保险丝F-1的保险丝熔断状况的可靠性。
[0034]检测电路200包括所述多个250中的额外的保险丝电路，例如，可通过A_2的设定来选择的、耦合至可定址晶体管M-2的保险丝F-2，直至可通过A-n的设定来选择的、耦合至可定址晶体管M-n的保险丝F-n。保险丝电路的每一者并联耦合在共同节点270与地面之间，并且可单独定址以执行不同功能，例如，启用存储器阵列的不同冗余部分。
[0035]此外，保险丝电路可包括备用或冗余保险丝电路。冗余保险丝电路可用于替换缺陷保险丝电路。例如，如图2所示，备用保险丝电路包括保险丝F-1’和晶体管M-1’，其中保险丝F-1’可定址以通过设定信号A-1’来测试。备用保险丝电路并联耦合至包括保险丝F-1和晶体管M-1的初始保险丝电路，其中初始保险丝F-1可定址以通过设定信号A-1来测试。
[0036]检测电路200还包括预充电电路，该预充电电路耦合至共同节点270以将共同节点270预充电至“高”电平。如图2所示，预充电电路包括预充电MOSFET T-5，其具有耦合至电压源(例如，Vcc)的源极以及耦合至共同节点270的漏极。预充电晶体管T-5由存储体激活信号240控制，以在电压源Vcc的影响下将共同节点270设置为预充电“高”电平。由此，在检测电路200的初始状态中，共同节点被预充电至“高”电平。在一个实施例中，晶体管T-2在与电路200中的其他晶体管相比时相对较强，并且在一个具体实施中，晶体管T-5具有比最小长度大2.0 (以微米计)的宽度和长度尺寸。
[0037]检测电路200中包括反相器260。反相器包括反相器输出和反相器输入，其中反相器输入耦合至共同节点270，并且反相器输出耦合至输出节点230。如图所示，反相器260对从共同节点270进入反相器输入的信号进行逆变。在一个具体实施中，反相器260中n沟道MOSFET的晶体管宽度Wn比最小长度大1.0 y m，并且反相器260中p沟道MOSFET的晶体管宽度Wp也比最小长度大1.0 ii m。
[0038]检测电路200包括耦合在电压源(例如，Vcc)与地面之间的反馈锁存器电路。反馈锁存器包括耦合至反相器输出或输出节点230的锁存器输入以及耦合至共同节点270的锁存器输出。具体地讲，部分地，反馈锁存器包括P沟道MOSFET T-3，其具有耦合至输出节点230的栅极、耦合至电压源(例如，Vcc)的源极以及耦合至共同节点270的漏极。此外，反馈锁存器包括n沟道MOSFET T-4，其具有耦合至反相器输出或输出节点230的栅极、耦合至共同节点270的源极以及耦合至地面的漏极。通常，反馈锁存器有助于将共同节点保持在其预充电“高”电平。然而，在设置锁存器时，反馈锁存器则有助于将共同节点270驱动并保持至“低”电平。在一个具体实施中，P沟道晶体管T-3具有以微米计0.8/3.2的宽度/长度尺寸。
[0039]此外，检测电路200还包括测试电路，该测试电路包括贡献MOSFET T_2和开关MOSFET T-1。贡献晶体管T-2包括耦合至反相器输出或输出节点230的栅极以及耦合至共同节点270的漏极。开关晶体管T-1包括耦合至电压源(例如，Vcc)的源极、耦合至贡献晶体管T-2的源极的漏极以及由测试模式信号220控制的栅极。在一个具体实施中，晶体管T-1具有以微米计1.0/0.1的宽度和长度尺寸。另外，在另一个具体实施中，晶体管T-2具有以微米计0.8/1.5的宽度/长度尺寸。在各种实施例中，电路200中使用的各晶体管和反相器的各种尺寸可选择以偏置检测电路，从而控制检测弱电阻性保险丝的灵敏度。
[0040]更具体地讲，开关晶体管T-1启动检测电路的正常模式或测试模式。在正常模式下，开关晶体管T-1通过测试模式信号220的设定(例如，将信号220设定至“低”)而打开，使得贡献晶体管T-2对上文所述的反馈锁存器作出贡献。通过这种方式，由于p沟道晶体管T-2和T-3的双重贡献，因此反馈锁存器相对较强，进而即使在保险丝被部分熔断时仍有助于将共同节点270保持在“高”电平。即，由于反馈锁存器相对较强，因此需要更多电流通过所选保险丝电路才能驱动共同节点接地，并且由此，在正常模式下弱电阻性保险丝(例如，部分熔断的保险丝)不能传导足够的电流以驱动共同节点270接地并且对于检测电路200而言以类似于完全熔断的保险丝的方式起作用。由此，弱电阻性保险丝不能设置反馈锁存器，因此共同节点保持在其预充电“高”电平。此外，假设输出节点230处为“低”，p沟道晶体管T-2和T-3反馈锁存器有助于将共同节点保持在“高”电平，而n沟道晶体管T-4为不活动的。
[0041]另一方面，在测试模式下，开关晶体管T-1通过不设定测试模式信号220(例如，将信号220设定至“高”)而关闭，使得贡献晶体管T-2则为不活动的且不能对上文所述的反馈锁存器作出贡献。通过这种方式，由于锁存器中仅包括一个P沟道晶体管T-3，因此，反馈锁存器与其在正常模式下的运行相比相对较弱。由此，反馈锁存器将共同节点不牢固地保持在其预充电“高”电平。即，由于反馈锁存器相对较弱，因此当前需要更少电流(与检测电路的正常模式运行相比时)通过所选保险丝电路就可驱动共同节点接地，并且由此，在测试模式下相同的弱电阻性保险丝(例如，部分熔断的保险丝)当前能够传导足够的电流以驱动共同节点270接地。保险丝当前对于检测电路200而言以不同于完全熔断的保险丝的方式起作用，并且可被检测为部分熔断的保险丝。更具体地讲，弱电阻性保险丝当前能够设置反馈锁存器，因此共同节点当前藉由通过弱电阻性保险丝的电流的传导被驱“低”。此外，假设输出节点230处为“高”，p沟道晶体管T-2当前关闭，并且n沟道晶体管T-4有助于将共同节点保持在“低”电平。
[0042]图3为根据本发明的一个实施例的保险丝检测电路300的简化电路图，侧重于当运行于特定保险丝电路时在正常模式及测试模式期间包括在电路300中的测试电路的贡献，其中测试电路作为保险丝熔断检测电路的一部分而包括在内。在一个实施例中，保险丝检测电路300是图2的保险丝检测电路的简化，并且由此包括类似标号的晶体管、保险丝和
定址信号。
[0043]如图3所示，保险丝电路包括保险丝F-1和可定址晶体管M-1，其中晶体管M-1可通过信号A-1的设定来定址以用于测试保险丝F-1的熔断状况的可靠性。晶体管M-1耦合至共同节点370。
[0044]另外，示出反馈锁存器，其包括并联耦合在电压源(例如，Vcc)与共同节点370之间的两个晶体管T-2和T-3。为了举例说明和清楚起见，未完全表示输出节点及其各种连接。
[0045]具体地讲，在正常模式下，设定开关350以关闭电路使得晶体管T-2为活动的且并联耦合至晶体管T-3，如此前所述。由此，反馈锁存器包括晶体管T-2和T-3两者以有助于将共同节点保持在预充电“高”电平。在测试模式下，开关作为开路工作，从而使晶体管T-2不活动。由此，反馈锁存器当前仅包括晶体管T-2以有助于将共同节点保持在预充电“高”电平。即，在正常测试模式下，晶体管T-2为反馈锁存器增加强度以用于将共同节点保持在预充电“高”电平。
[0046]然而，在测试模式下，由于否定晶体管T-2的贡献，反馈电路仅包括耦合至共同节点的晶体管T-3。由于仅存在一个p沟道晶体管T-3，反馈锁存器当前比在正常模式下更弱，以用于将共同节点保持在预充电“高”电平。即，反馈锁存器更容易地设置，这是由于需要更少电流流经保险丝M-1 (例如，在保险丝如在部分熔断状况中一样为弱电阻性时)就可将共同节点降“低”。
[0047]图4为根据本发明的一个实施例的过程的流程图400，该过程用于测试保险丝熔断状况的可靠性，以及更具体地讲，保险丝完全熔断的可靠性。流程图400的方法可实现为检测对于具有中等电阻的保险丝而言保险丝何时部分熔断。此外，流程图400的方法同样适用于检测保险丝的其他状况，例如具有低电阻的保险丝的未熔断状况以及具有高电阻的保险丝的强熔断状况，而此前在传统的测试系统和方法下，仅强熔断状况和未熔断状况是可测试的。
[0048]在410处，提供保险丝电路，其包括具有耦合至地面的第一端以及耦合至共同节点的第二端的保险丝。在一个实施例中，保险丝可选择以用于测试其可靠性。例如，保险丝电路包括串联耦合至共同节点与第一端之间的保险丝的可定址晶体管。由此，在可定址晶体管启动或定址时，保险丝可定址以用于测试目的。
[0049]在420处，提供预充电电路，其耦合至共同节点。预充电电路使共同节点升至预充电“高”电平。此外，在430处，提供反相器，其具有反相器输出和反相器输入。具体地讲，反相器输入耦合至共同节点。另外，反相器输出耦合至输出节点。
[0050]在440处，提供反馈锁存器，其耦合在电压源与地面之间。反馈锁存器包括耦合至反相器输出或输出节点的锁存器输入。反馈锁存器还包括耦合至共同节点的锁存器输出。
[0051]在450处，提供测试电路，其中测试电路也耦合至共同节点并用于启动正常模式或测试模式。在正常模式下，测试电路为反馈锁存器增加强度(如此前在图1-3中所述)，以用于将共同节点保持在预充电“高”电平。例如，通过信号(例如，图2的测试模式信号)的设定来启动检测电路的正常模式。更具体地讲，在正常模式下，两个或更多个MOSFET并联耦合在反馈锁存器中，它们相结合有助于将共同节点保持在“高”电平。
[0052]然而，在测试模式下，反馈锁存器比在正常模式下更弱以用于将共同节点保持在预充电“高”电平。例如，为启动检测电路的测试模式，测试模式信号未启动。由此，仅一个MOSFET包括在反馈锁存器中，或者比在正常模式下至少更少数量的MOSFET并联耦合在反馈锁存器中。在一个实施例中，禁用测试电路以否定反馈锁存器中测试电路中的晶体管的贡献。由此，由于仅存在一个晶体管，在测试模式下反馈锁存器将共同节点不牢固地保持在预充电“高”电平，并且易利用流经所选保险丝(例如，在保险丝处于部分熔断状况时)的更少量的电流来设置。
[0053]在一个实施例中，通过流程图400所示方法的实施来确定所选保险丝被部分熔断。具体地讲，保险丝通过任何合适的保险丝熔断过程来熔断。例如，可使用激光微调技术来熔断保险丝，或者可使用电气保险丝熔断编程技术。需要测试与熔断保险丝相关的保险丝熔断状况的可靠性。具体地讲，在正常模式下测试保险丝。来自该测试的结果的可靠性可能可疑，由此，则在测试模式下再测试保险丝。具体地讲，当在正常模式下输出节点处的反相器输出处于“低”电平(例如，共同节点为“高”)并且在测试模式下输出节点处的反相器输出处于“高”电平(例如，共同节点为“低”)时，确定保险丝被部分熔断。此外，在不同状况下，当在正常模式下输出节点处的输出立即为“高”电平(例如，共同节点立即降“低”)时，可确定保险丝被有效地部分熔断，或者根本未熔断。
[0054]在确定保险丝被部分熔断时，图4所示的方法可包括使用备用保险丝电路来替换缺陷保险丝。即，备用保险丝电路与缺陷保险丝电路并联耦合并可替代地选择。通过这种方式，不再进一步考虑缺陷保险丝，并且在备用保险丝电路上实现与缺陷保险丝相关的任何过程。
[0055]在另一个实施例中，可检查保险丝的完整性。即，执行配置检查。例如，当在正常模式下反相器输出处于“高”电平时，确定完整性为完好。为进一步确认，在测试模式下，反相器输出也处于“高”电平。这就指示保险丝完全完好。另一方面，当在正常模式下反相器输出为“低”电平时，确定完整性受损。此外，当在测试模式下反相器输出处于“高”电平时，可确定保险丝被部分熔断。
[0056]图5为图表500，示出了对于保险丝熔断检测电路而言可执行的正常模式和测试模式以及检测电路内的反馈锁存器在保险丝的如下各种电阻状况下的状态:例如与保险丝的未熔断或完好状况相对应的保险丝的低电阻；与保险丝的弱或部分熔断状况相对应的保险丝的中等电阻；以及与保险丝的强熔断状况相对应的保险丝的高电阻。
[0057]如图表500所示，包括三列。列505指示保险丝的状况，以及更具体地讲，保险丝的电阻状况。例如，对于未熔断状况而言，保险丝具有低电阻；对于弱或部分熔断状况而言，保险丝具有中等电阻；并且对于强熔断状况而言，保险丝具有高电阻。列510指示保险丝熔断检测电路的正常模式运行的结果，并指示是否已设置反馈锁存器电路。此外，还根据是否已设置反馈锁存器而在括号中指出共同节点的电压状态。列520指示保险丝熔断检测电路的测试模式运行的结果，并指示是否已设置反馈锁存器电路。还根据是否已设置锁存器而在括号中提供共同节点在测试模式下的电压状态。
[0058]通过分别处理保险丝的每种状况，行530提供完好或处于未熔断状况的保险丝的可靠性结果。例如，在保险丝熔断检测电路和/或方法的运行的正常模式下，反馈锁存器能够设置，使得共同节点处于“低”电平。由于保险丝完好，足够的电流被牵引通过保险丝以设置锁存器，从而迫使共同节点降“低”并提供“高”的反相器输出。反馈锁存器将该“低”再保持至共同节点。此外，在保险丝熔断检测电路和/或方法的运行的测试模式下，反馈锁存器也能够设置，使得共同节点被驱至“低”电平。由于保险丝完好，足够的电流被牵引通过保险丝以设置锁存器，从而迫使共同节点降“低”并提供“高”的反相器输出。反馈锁存器将该“低”再保持至共同节点。
[0059]行540提供弱熔断或处于部分熔断状况的保险丝的可靠性结果。例如，在保险丝熔断检测电路和/或方法的运行的正常模式下，即使保险丝部分熔断，反馈锁存器也强并能够在共同节点处保持预充电“高”。即，由于反馈锁存器强，需要比所提供的通过部分熔断的保险丝的电流更多的电流才能设置反馈锁存器，并且由此，锁存器不被设置。在这种场景下，共同节点保持在预充电“高”电平，并且反相器输出为“低”。此外，在保险丝熔断检测电路和/或方法的运行的测试模式下，反馈锁存器当前也能够设置，使得共同节点被驱“低”。即，由于反馈锁存器比在正常模式下更弱，因此需要通过部分熔断的保险丝的更少电流就可设置反馈锁存器，并且由此，锁存器当前进行设置。在这种场景下，共同节点被驱“低”，并且反相器输出为“高”。
[0060]此外，当在保险丝熔断检测电路和/或方法的运行的正常模式下反馈锁存器立即设置使得共同节点被驱“低”时，可立即明白熔断保险丝为有缺陷的(例如，完全完好或部分熔断)。由此，即使在反馈锁存器强时，足够的电流也能够传导通过保险丝以设置锁存器。在这种场景下，共同节点被驱“低”，并且反相器输出为“高”。由于能立即了解保险丝为有缺陷的，因此不必对保险丝进行运行测试模式，因为结果应该会重复。
[0061]行550提供处于强熔断状况的保险丝的可靠性结果。例如，在保险丝熔断检测电路和/或方法的运行的正常模式下，由于保险丝为开路，因此实际上极少或无电流传导通过保险丝。由此，共同节点保持在其“高”电平的预充电状态中，并且反相器输出为“低”。在测试模式下，即便反馈锁存器较弱，保险丝仍呈现开路，并且由此极少或无电流传导通过保险丝。由此，共同节点再次保持在其“高”电平的预充电状态中，并且反相器输出为“低”。
[0062]因此，根据本发明的实施例，提供用于通过用于检测保险丝的熔断的可靠性的检测电路来测试保险丝的保险丝熔断的熔断可靠性的电路和方法，其中在正常模式下部分熔断的保险丝不能引出足够的电流来设置反馈锁存器从而指示保险丝被熔断，但在测试模式下相同的保险丝当前能够引出足够的电流来设置反馈锁存器从而指示保险丝被部分熔断。[0063]虽然前述公开内容使用具体的框图、流程图和实例来阐述各种实施例，但本文所描述和/或示出的每个框图组成部分、流程图步骤、操作和/或元件可单独地和/或共同地实现。此外，包含在其他元件中的元件的任何公开内容应视为例子，因为可实现许多其他架构以获得相同的功能。
[0064]本文所描述和/或示出的过程参数和步骤顺序仅以举例的方式给出且可根据需要改变。例如，虽然本文所示出和/或描述的步骤可以特定次序示出或讨论，但这些步骤不一定需要以所示出和/或讨论的次序执行。本文所描述和/或示出的各种示例性方法也可省略本文所描述和/或示出的一个或多个步骤，或者可除公开的那些之外还包括额外的步骤。
[0065]出于说明的目的，参考具体实施例进行了前述描述。然而，上文的示例性讨论并非旨在详尽列举，也不旨在将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改形式和变型形式均是可行的。选择和描述这些实施例是为了最好地说明本发明的原理及其实际应用，从而使本领域其他技术人员能够最好地利用本发明以及具有可适用于预期的特定用途的各种修改形式的各种实施例。
[0066]因此描述了根据本发明的实施例。虽然在特定实施例中描述了本发明，但应当理解，本发明不应理解为受到此类实施例的限制，而应理解为与以下权利要求一致。
【权利要求】
1.一种保险丝熔断检测电路，包括: 保险丝电路，其包括具有耦合至地面的第一端的保险丝； 共同节点，其耦合至所述保险丝的第二端； 预充电电路，其耦合至所述共同节点以将所述共同节点预充电至预充电“高”电平； 反相器，其具有反相器输出和反相器输入，其中所述反相器输入耦合至所述共同节占.反馈锁存器，其耦合在电压源与地面之间并具有耦合至所述反相器输出的锁存器输入以及耦合至所述共同节点的锁存器输出；以及 测试电路，其耦合至所述共同节点，其中在正常模式下，所述测试电路为所述反馈锁存器增加强度以用于将所述共同节点保持在所述预充电“高”电平，使得在测试模式下，所述反馈锁存器比在所述正常模式下更弱以用于将所述共同节点保持在所述预充电“高”电平。
2.根据权利要求1所述的检测电路，其中所述保险丝电路还包括: 可定址晶体管，其串联耦合至所述共同节点与所述第一端之间的所述保险丝。
3.根据权利要求1所述的检测电路，还包括: 预充电晶体管，其具有耦合至所述电压源的源极以及耦合至所述共同节点的漏极，其中所述预充电晶体管由存储体激活信号控制以将所述共同节点设置至所述预充电“高”电平。
4.根据权利要求1所述的检测电路，其中所述反馈锁存器包括: P沟道场效应晶体管(FET)，其具有耦合至所述反相器输出的栅极、耦合至所述电压源的源极以及耦合至所述共同节点的漏极；以及 n沟道FET，其具有耦合至所述反相器输出的栅极、耦合至所述共同节点的源极以及耦合至所述地面的漏极。
5.根据权利要求4所述的检测电路，其中所述测试电路包括: 贡献晶体管，其具有耦合至所述输出的栅极以及耦合至所述共同节点的漏极；以及 开关晶体管，其具有耦合至所述电压源的源极、耦合至所述贡献晶体管的所述源极的漏极以及由测试模式信号控制的栅极。
6.根据权利要求5所述的检测电路，其中所述p沟道FET具有0.8/3.2的宽度/长度尺寸，并且其中所述贡献晶体管具有0.8/1.5的宽度/长度尺寸。
7.根据权利要求5所述的检测电路，其中所述测试电路在所述正常模式期间为活动的并且在所述测试模式期间为不活动的。
8.根据权利要求2所述的检测电路，还包括: 备用保险丝电路，其并联耦合至所述保险丝电路并包括备用保险丝，所述备用保险丝具有耦合至地面的第一端以及在所述共同节点与所述备用保险丝的所述第一端之间串联耦合至所述备用保险丝的备用可定址晶体管。
9.根据权利要求1所述的检测电路，还包括: 保险丝熔断系统，其耦合至所述保险丝使得在启动时将所述保险丝熔断至开路。
10.一种用于测试保险丝的保险丝熔断状态的可靠性的方法，包括: 提供保险丝电路，其包括具有耦合至地面的第一端以及耦合至共同节点的第二端的保险丝；提供预充电电路，其耦合至所述共同节点以将所述共同节点预充电至预充电“高”电平; 提供反相器，其具有反相器输出和反相器输入，其中所述输入耦合至所述共同节点； 提供反馈锁存器，其耦合在电压源与地面之间并具有耦合至所述反相器输出的锁存器输入以及耦合至所述共同节点的锁存器输出；以及 提供测试电路，其耦合至所述共同节点，其中在正常模式下，所述测试电路为所述反馈锁存器增加强度以用于将所述共同节点保持在所述预充电“高”电平，使得在测试模式下，所述反馈锁存器比在所述正常模式下更弱以用于将所述共同节点保持在所述预充电“高”电平。
11.根据权利要求10所述的方法，还包括: 通过启动串联耦合至所述共同节点与所述第一端之间的所述保险丝的可定址晶体管来定址所述保险丝电路。
12.根据权利要求11所述的方法，还包括: 发送所述测试电路的所述正常模式的信号；以及 启动所述测试电路。
13.根据权利要求11所述的方法，还包括: 发送所述测试电路的所述测试模式的信号；以及 禁用所述测试电路。
14.根据权利要求13所述的方法，还包括: 熔断所述保险丝； 当在所述正常模式下所述反相器输出为“低”时并且当在所述测试模式下所述反相器输出为“高”时，确定所述保险丝被部分熔断。
15.根据权利要求5所述的方法，还包括: 在确定所述保险丝被部分熔断时，使用并联耦合至所述保险丝电路并包括备用保险丝的备用保险丝电路，所述备用保险丝具有耦合至地面的第一端以及在所述共同节点与所述备用保险丝的所述第一端之间串联耦合至所述备用保险丝的备用可定址晶体管。
16.根据权利要求11所述的方法，还包括执行配置检查，所述配置检查包括: 在正常模式下，当所述反相器输出为“高”时，确定所述保险丝的完整性为完好；以及 在正常模式下，当所述反相器输出为“低”时，确定所述保险丝受损。
17.根据权利要求16所述的方法，在确定所述保险丝受损时，当在所述测试模式下所述反相器输出为“高”时进一步确定所述保险丝被部分熔断。
18.一种保险丝熔断检测电路，包括: 保险丝电路，其包括保险丝和可定址晶体管，所述保险丝具有耦合至地面的第一端以及耦合至共同节点的第二端，所述可定址晶体管在所述共同节点与所述第一端之间串联耦合至所述保险丝； 预充电电路，其耦合至所述共同节点以将所述共同节点预充电至预充电“高”电平； 反相器，其具有反相器输出和反相器输入，其中所述反相器输入耦合至所述共同节占.反馈锁存器，其包括P沟道场效应晶体管(FET)和n沟道FET，所述p沟道场效应晶体管具有耦合至所述输出的栅极、耦合至电压源的源极以及耦合至所述共同节点的漏极，所述n沟道FET具有耦合至所述反相器输出的栅极、耦合至所述共同节点的源极以及耦合至所述地面的漏极；以及 测试电路，其包括贡献晶体管和开关晶体管，所述贡献晶体管具有耦合至所述反相器输出的栅极以及耦合至所述共同节点的漏极，所述开关晶体管具有耦合至所述电压源的源极、耦合至所述贡献晶体管的所述源极的漏极以及由测试模式信号控制的栅极。
19.根据权利要求18所述的检测电路，其中在正常模式下，所述测试电路为所述反馈锁存器增加强度以用于将所述共同节点保持在所述预充电“高”电平，使得在测试模式下，所述反馈锁存器比在所述正常模式中更弱以用于将所述共同节点保持在所述预充电“高”电平。
20.根据权利要求18所述的检测电路，其中所述预充电电路还包括: 预充电晶体管，其具有耦合至所述电压源的源极以及耦合至所述共同节点的漏极，其中所述预充电晶体管由存储体激活信号控制以将所述共同节点设置至所述预充电“高”电平。
21.根据权利要求18所述的检测电路，还包括: 备用保险丝电路，其并联耦合至所述保险丝电路并包括备用保险丝，所述备用保险丝具有耦合至地面的第一端以及在所述共同节点与所述备用保险丝的所述第一端之间串联耦合至所述备用保险丝的备用可定址晶体管。
【文档编号】G11C29/02GK103765521SQ201280042576
【公开日】2014年4月30日 申请日期:2012年7月27日 优先权日:2011年7月29日
【发明者】M·C·帕里斯 申请人:泰塞拉公司