具有借助预看进行快速读取的串行存储器的制造方法
【专利摘要】一种串行存储器可具有：存储器，其布置成多个存储器块；串行接口，其用于接收读取指令及相关联存储器地址；及控制器，其经配置以仅存储来自每一存储器块的多个最高有效位，所述多个最高有效位是在已通过所述串行接口接收整个地址之前并行存取的。所述控制器进一步经配置以在完全接收所述存储器地址后即刻在使用所述整个地址从存储器检索剩余位的同时流式输出所述多个最高有效位中的一者，且在已流式输出所述最高有效位之后流式输出所述剩余位。
【专利说明】具有借助预看进行快速读取的串行存储器
[0001] 相关申请案夺叉参考
[0002] 本申请案请求2011年11月11日提出申请且标题为"具有借助预看进行快速读取 的串行存储器（SERIAL MEMORY WTTH FAST READ WITH LOOK-AHEAD)" 的第 61/558. 604 号 美国暂时申请案的权益，所述申请案的全文并入本文中。
【技术领域】
[0003] 本发明涉及串行存储器装置。
【背景技术】
[0004] 串行存储器装置包含在一壳体中的存储器、相关联存储器控制器、电力供应器及 串行接口。这些装置意欲作为可与其中需要额外存储器来存储需要以非易失性方式存储的 数据或程序指令的系统中的微控制器或微处理器耦合的独立外部装置。所述壳体可极小， 因为仅电力供应器、串行接口及任选地一或多个地址引脚需要外部引脚。串行接口可为通 常仅需要四个外部引脚用于双向通信的串行外围接口（SPI)。其它串行接口可应用需要甚 至更少引脚的例如I 2C的单线串行总线等。
[0005] 取决于串行接口而使用的相应协议定义如何传输及接收数据。为读取特定存储器 位置，主装置必须将包括将从其读取数据的地址的相应请求传输到串行存储器。一旦已接 收到此命令，串行存储器装置便检索数据且将数据发送回到主装置。特定来说，在SPI协议 中，在接收最后地址与流式输出第一数据字节之间仅存在半个时钟，而串行存储器装置内 的读取过程在最大频率下需要两个全时钟。因此，串行存储器装置需要实质解码电路，特定 来说大量读出放大器来提供数据且满足SPI传输要求。其它串行协议可面临类似时序问 题。
【发明内容】
[0006] 因此，需要一种经改进串行存储器装置。
[0007] 根据一实施例，一种串行存储器可包含：存储器，其布置成多个存储器块；串行接 口，其用于接收读取指令及相关联存储器地址；及控制器，其经配置以仅存储来自每一存储 器块的多个最高有效位，所述多个最高有效位是在已通过所述串行接口接收整个地址之前 并行存取的，其中所述控制器进一步经配置以在完全接收所述存储器地址后即刻在使用所 述整个地址从存储器检索剩余位的同时流式输出所述多个最高有效位中的一者，且在已流 式输出所述最高有效位之后流式输出所述剩余位。
[0008] 根据又一实施例，所述串行存储器可进一步包含：η个读出放大器，其与η位寄存 器耦合；及切换单元，所述切换单元可操作以：在使用部分地址的第一存取期间，耦合来自 每一经寻址存储器块的至少两个最高有效数据位线与所述读出放大器，且在使用所述整个 地址的第二存取期间，耦合由所述存储器提供的至少剩余最低有效数据位线与所述读出放 大器。根据又一实施例，所述串行存储器可进一步包含多路复用器，所述多路复用器由最低 有效地址位控制以选择存储于所述寄存器中的至少两个有效数据位的一个集合。根据又一 实施例，所述串行接口可为SPI接口。根据又一实施例，可个别地存取表示每一存储器块的 最高有效位的数据位线，且所述存储器块共享剩余数据位线。根据又一实施例，所述存储器 可布置成四个存储器块，且从每一存储器块检索两个最高有效位。根据又一实施例，所述串 行存储器可包含：八个读出放大器，其与8位寄存器耦合；及切换单元，所述切换单元可操 作以：在使用部分地址的第一存取期间，耦合来自每一经寻址存储器块的所述两个最高有 效数据位线与所述八个读出放大器，且在使用所述整个地址的第二存取期间，耦合由所述 存储器提供的至少所述剩余最低有效数据位线与所述八个读出放大器中的相应读出放大 器。根据又一实施例，所述串行存储器可进一步包含多路复用器，所述多路复用器由最低有 效地址位控制以选择存储于所述寄存器中的两个有效数据位的一个集合。
[0009] 根据另一实施例，一种读取布置成多个存储器块的串行存储器的方法可包含以下 步骤：经由串行接口将读取指令及相关联存储器地址传输到所述串行存储器；及接收部分 存储器地址且应用所述部分存储器地址以仅存储借助所述部分地址并行存取的来自每一 存储器块的多个最高有效位集合，在接收到整个地址后，即刻：_选择所述先前所存储的最 高有效位中的一个最高有效位集合且流式输出所述选定最高有效位，且-在流式输出所述 最高有效位时使用所述整个地址来寻址所述存储器以检索至少剩余位；及在已流式输出所 述最高有效位之后流式输出所述剩余位。
[0010] 根据所述方法的又一实施例，可使用所述部分存储器地址来存取每一存储器块中 的一个个别数据以形成连续数据序列。根据所述方法的又一实施例，当将所述部分存储器 地址应用于所述存储器时可将读出放大器与每一存储器块的最高有效位线耦合，且其中当 将所述整个地址应用于所述存储器时将所述读出放大器与所述存储器的至少剩余位线耦 合。根据所述方法的又一实施例，可从四个存储器块检索多个两个最高有效位。根据所述 方法的又一实施例，可提供八个读出放大器，且其中每一读出放大器产生有效数据信号所 需的时间少于其以串行方式流式输出两个连续位所花费的时间。根据所述方法的又一实施 例，可将所述最高有效位线集合与将与所述读出放大器耦合的剩余位线多路复用。根据所 述方法的又一实施例，所述串行接口可为SPI接口。
[0011] 根据又一实施例，一种串行存储器可包含：串行接口，其用于接收读取指令及相关 联存储器地址；及存储器，其布置成多个存储器块；η个读出放大器，其可操作以从所述存 储器读取η个位；η位数据寄存器，其与所述η个读出放大器耦合；控制器，其经配置以在已 通过所述串行接口接收整个地址之前耦合所述η个读出放大器与每一存储器块的最高有 效位线以在接收到剩余地址位时感测多个相应最高有效数据位，且将所述多个相应最高有 效数据位存储于所述η位数据寄存器中，其中所述控制器进一步经配置以在完全接收所述 存储器地址后即刻在耦合所述读出放大器与所述存储器的至少剩余位线耦合且将所述整 个地址应用于所述存储器以检索并存储所述剩余数据位的同时流式输出所述多个最高有 效数据位中的一者，且在已流式输出所述最高有效位之后流式输出所述剩余位。
[0012] 根据又一实施例，以上串行存储器可进一步包含多路复用器，所述多路复用器由 所述剩余地址位控制以选择存储于所述η位寄存器中的至少两个有效数据位的一个集合。 根据又一实施例，所述串行接口可为SPI接口。根据又一实施例，η = 8,且其中提供四个存 储器块且其中从每一存储器块检索两个最高有效位。根据又一实施例，每一读出放大器可 被配置为产生有效数据信号所需的时间少于其以串行方式流式输出两个连续位所花费的 时间。
【专利附图】
【附图说明】
[0013] 图1展示常规串行存储器装置的典型框图。
[0014] 图2展示根据各种实施例的存储器阵列的结构。
[0015] 图3展示根据各种实施例的串行存储器装置中的数据获取的实施例。
[0016] 图4展示根据各种实施例的在读出放大器之后的数据锁存器。
[0017] 图5展示根据各种实施例的时序图，且
[0018] 图6展示根据各种实施例的流程图。
【具体实施方式】
[0019] 根据各种实施例，提出一种仅使用最小数目个读出放大器（举例来说，8个读出放 大器）及对y个连续字节（举例来说，4个字节）的最高有效X个位（举例来说，2个位） 的预看读取来执行快速读取的方法。因此，可通过仅使用最小数目个读出放大器而节省硅 面积。
[0020] 图1中展示常规串行非易失性存储器装置100。所述装置包含内部I/O控制逻辑 110及相关联存储器控制逻辑。此控制逻辑可包括状态机以在各种功能的相应执行期间提 供必需的控制信号。存储器阵列130以常规方式布置且包含字线及位线。连接到Y解码器 的块140包含将在读取过程期间连接到存储器阵列的相应位线的读出放大器。
[0021] 如上所述，为在串行存储器100内执行数据读取，串行接口 120首先接收与相应数 据读取请求相关联的地址信息。一旦接收到此地址，装置1〇〇便可将此地址应用于解码器 且通过读出放大器接收相关联数据字节并将其存储于锁存器或寄存器中。接着，I/O接口 110可以串行方式将所检索数据输出到请求装置。
[0022] 在此过程期间，会发生特定显著时间延迟。此时间延迟将从地址传输的结束持续 直到读出放大器检索到所请求数据为止。此时间延迟将在图5中所展示的时序图中于时间 t2处插入。为能够在无额外时间延迟的情况下立即输出数据（举例来说，如SPI协议所要 求且如图5中所展示），需要添加大量读出放大器。举例来说，在接收到读取命令后即刻输 出8个数据位（=1个字节）的常规串行存储器装置中，为避免上述时间延迟，将必需32 个读出放大器来在地址的接收期间足够早地感测数据且因此满足速度要求。必需此大量读 出放大器是因为将必须在尚未接收到所有地址位的时间处开始感测位线的过程。一旦已接 收到剩余地址位，便仅使用此信息来控制多路复用器以选择由32个读出放大器中的8个读 出放大器提供的数据，此可仅在极短时间延迟的情况下完成，所述时间延迟在SPI规范内。
[0023] 根据各种实施例，通过使用预看读取来避免大量读出放大器及相关联控制逻辑的 要求。举例来说，在输出8个数据位的串行SPI存储器中，在已接收到所有地址位之前不久 执行位7及6的预看。为此目的，以混杂方式组织存储器以允许存取4个连续字节。仅必 需顶部地址位an. .a2来检索此由四个字节组成的整个数据块。所请求数据在此块内。然 而，最初并不需要感测这4个连续字节的所有数据位。仅需要8个读出放大器来执行读取 功能。为此目的，使用读出放大器两次。在第一读取期间，其仅用以检索四个数据字节中的 每一者的顶部两个数据位。一旦接收到整个地址，现在便使用地址的先前错失的两个LSB 来将读出放大器与正确的数据字节连接且使用以串行方式传输先前所检索的顶部数据位 所必需的时间来执行对整个数据字节的感测。一旦已传输顶部数据位，便完成读出放大器 且将正确的整个数据字存储于同一锁存器或寄存器中。现在，可以串行方式传输剩余数据 d5. . dO。不发生额外时间延迟，同时将电路保持在最小值。
[0024] 图2展示其中存储器阵列混杂成允许存取四个连续字节的四个存储器块210、 220、230及240的可能实施例。将数据线或位线拆分。将LSB位线250[位5:0]组合，因为 将仅从单个选定存储器块210. . 240检索这些数据。然而，每一块包含针对MSB位线260、 270、280及290[位7:6、9:8、11:10及13:12]的单独位线，因为这些位需要并行可用。字节 因此布置成具有4个字节的群组。对于第一读取，寻址群组中的所有字节且执行仅对所有 字节的位线260、270、280及290的预看。将使用整个可用地址来执行第二字节读取且因此 将仅对四个地址块中的一者执行第二字节读取。在第二读取期间，单个存储器块的所有数 据线与读出放大器耦合。此实施例的串行存储器装置的内部架构具有14条数据线，如图2 中所展示。其它配置可适用，如从以下描述将更加显而易见。
[0025] 图3展示可如何以两个读取阶段执行读取以避免时间延迟。来自存储器块 210. · 240 的数据线或位线 260. · 290 (数据位[7:6]、[9:8]、[11:10]及[13:12])与第一耦 合装置310耦合且经组合数据线250 (数据位[5:0])与第二耦合装置320耦合。每一耦合 装置310、320的输出与8个读出放大器330的输入连接。所感测数据字节在连接到八个读 出放大器330的输出的数据线340处可用。
[0026] 图4展示与数据线340耦合的相关联数据寄存器或锁存器410的一个实施例。使 用多路复用器420来将数据寄存器410的位[7:6]、[5:4]、[3:2]或[1:0]与数据线d7及 d6耦合。可直接存取数据寄存器410的下部数据位[5:0]以形成整个字节的数据位d5.. d0。可使用执行相同功能的其它布置。
[0027] 在已接收到地址an. . a2之后且在尚未接收到地址al及a0时开始第一读取。为此 目的，耦合装置310、320可经控制以作为多路复用器操作。如图3中所展示的八条数据线 260. . 290 (数据位[13:6])现在将借助耦合装置310与八个读出放大器330耦合，而地址线 A15. . A2选择相应存储器块210. . 240中的相应四个连续字节。读取数据保存于数据寄存 器或锁存器410中，因此读出放大器330变得可用于下一读取。当读出放大器操作时，接收 剩余地址位al及a0。接着在流式输出数据位d7及数据位d6的同时开始第二读取。在此 时，知晓整个地址且因此可选择正确的存储器块且可从四个先前所存储位对中选择相关联 数据位。如图3中所指示，数据线或位线7:0与耦合装置320连接。当已经检索并传输顶 部两个位d7及d6时，哪些顶部数据位线260. . 290连接到读出放大器无关紧要。如图2中 所展示，底部数据线250是所有存储器块210. . 240共有的，因为当这些线通过耦合装置320 与读出放大器330耦合时，将由于整个地址现在可用的事实而仅启用存储器块210. . 240中 的一者。对于此第二读取，可使用数据线7到0,然而仅数据线5到0较重要。接着，再次将 相应数据保存于数据寄存器410中的对应位置处且可流式输出位5到0。
[0028] 针对单个字节读取使用读出放大器两次。此经改进读取架构及方法允许用于感测 块的减小的面积且仍不产生额外延迟且因此满足（举例来说）SPI接口的速度要求。所有 多路复用器可优选地置于读出放大器附近。X/Y解码器中不需要额外逻辑。
[0029] 图5展示与SPI接口的典型四条信号线相关联的时序图。在时钟0到7期间，接收 指令，后续接着接收存储器地址。此处，在时钟8到23期间接收16位地址。其它实施例可 接收更多或更少的地址位。接着，在半个时钟内，系统从接收切换到传输。因此，输出数据 线S0从高阻抗切换以携载相应数据位。在时钟22及23期间在内部执行存储器的第一读 取，因此在时间tl处开始。在此时间tl处，知晓地址位2到n，举例来说，2到15。因此，同 时寻址四个数据字节且其值可由读出放大器并行感测。然而，如上文所阐释，将仅感测八个 数据线或位线，其中四个字节中的每一者的仅顶部两个位将连接到读出放大器。因此，暂时 寄存器410将存储四个连续数据字节的两个最高有效位。在时间t2处的时钟23之后，已 接收到所有地址位且可使用地址位a0及al从暂时寄存器410选择MSB位对。为此目的， 多路复用器420可由地址位a0及1控制以选择寄存器410的位6、7或位4、5或位3、2或 位1、〇作为有效数据位d7及d6。I/O控制逻辑接着可立即开始将这些位流式传输回到请 求装置。因此可在时钟24及25期间在系统检索剩余位0到5的同时流式输出正确的数据 位6及7。此所需要的两个循环为如图5中所展示的时钟循环24及25。在时间t2与t3 之间，读出放大器至少与剩余数据位线250[数据位[5:0]耦合。在时间t3处，已将这些数 据位传送到寄存器410中。因此，现在可在时钟26到31期间流式输出剩余数据位0到5。 因此以最小额外电路满足SPI协议的所有时序要求。
[0030] X/Y解码器或位锁存器中不需要额外逻辑。与常规串行存储器装置相比，此经改进 读取架构允许用于感测块的减小的面积。用于感测的面积为使用32个读出放大器所需要 的面积的33%。
[0031] 图6展示根据各种实施例的方法的更一般流程图。存储器布置成多个X个存储器 块，其中χ>1。在步骤610中，存储器地址开始被传输到串行存储器装置。在步骤620中， 已接收地址位a n. . am，其中m>l且η是最高地址位。如先前实施例中所展示，取决于存储器 大小，m可为2且η可为15。在步骤630中，将地址a n. . am应用于存储器阵列且因此X个存 储器块的顶部数据线是并行寻址的且与k个读出放大器耦合。接着，在步骤640中将每一 存储器块的顶部位线中的m个顶部位线与mx个读出放大器耦合以从X个存储器块检索相 应数据且存储于中间寄存器中，其中k> = mx。同时，已经由串行接口接收所有地址位。现 在，在步骤660中使用地址位ay. . a(l从中间寄存器选择相应顶部数据位。接着，在步骤670 中，可以串行方式流式输出选定上部位。此外，在步骤660中，可将整个地址应用于存储器 以根据所请求地址选择正确的整个数据且将其与读出放大器耦合。在步骤680中，现在可 由读出放大器解码整个数据或可至少解码数据的剩余下部数据位且可再次将结果存储于 中间寄存器中。接着可在步骤690中流式输出剩余下部数据位。应根据时序要求及读出放 大器区段大小来选择m及X的值。因此所述方法可容易地适于以不同方式（举例来说，以 半字节、字或双字方式）组织的其它存储器。
【权利要求】
1. 一种串行存储器，其包含： 存储器，其布置成多个存储器块， 串行接口，其用于接收读取指令及相关联存储器地址；及 控制器，其经配置以仅存储来自每一存储器块的多个最高有效位，所述多个最高有效 位是在已通过所述串行接口接收整个地址之前并行存取的，其中所述控制器进一步经配置 以在完全接收所述存储器地址后即刻在使用所述整个地址从存储器检索剩余位的同时流 式输出所述多个最高有效位中的一者，且在已流式输出所述最高有效位之后流式输出所述 剩余位。
2. 根据权利要求1所述的串行存储器，其包含：η个读出放大器，其与η位寄存器耦合； 及切换单元，所述切换单元可操作以：在使用部分地址的第一存取期间，耦合来自每一经寻 址存储器块的至少两个最高有效数据位线与所述读出放大器，且在使用所述整个地址的第 二存取期间，耦合由所述存储器提供的至少剩余最低有效数据位线与所述读出放大器。
3. 根据权利要求2所述的串行存储器，其进一步包含多路复用器，所述多路复用器由 最低有效地址位控制以选择存储于所述寄存器中的至少两个有效数据位的一个集合。
4. 根据权利要求1所述的串行存储器，其中所述串行接口为SPI接口。
5. 根据权利要求1所述的串行存储器，其中可个别地存取表示每一存储器块的所述最 高有效位的数据位线，且所述存储器块共享剩余数据位线。
6. 根据权利要求1所述的串行存储器，其中所述存储器布置成四个存储器块，且从每 一存储器块检索两个最1?有效位。
7. 根据权利要求6所述的串行存储器，其包含：八个读出放大器，其与8位寄存器耦 合；及切换单元，所述切换单元可操作以：在使用部分地址的第一存取期间，耦合来自每一 经寻址存储器块的所述两个最高有效数据位线与所述八个读出放大器，且在使用所述整个 地址的第二存取期间，耦合由所述存储器提供的至少所述剩余最低有效数据位线与所述八 个读出放大器中的相应读出放大器。
8. 根据权利要求7所述的串行存储器，其进一步包含多路复用器，所述多路复用器由 所述最低有效地址位控制以选择存储于所述寄存器中的两个有效数据位的一个集合。
9. 一种读取布置成多个存储器块的串行存储器的方法，其包含以下步骤： 经由串行接口将读取指令及相关联存储器地址传输到所述串行存储器；及 接收部分存储器地址且应用所述部分存储器地址以仅存储借助所述部分地址并行存 取的来自每一存储器块的多个最高有效位集合， 在接收到整个地址后，即刻： 选择所述先前所存储的最高有效位中的一个最高有效位集合且流式输出所述选定最 1?有效位，及 在流式输出所述最高有效位时使用所述整个地址来寻址所述存储器以检索至少剩余 位；及 在已流式输出所述最高有效位之后流式输出所述剩余位。
10. 根据权利要求9所述的方法，其中使用所述部分存储器地址来存取每一存储器块 中的一个个别数据以形成连续数据序列。
11. 根据权利要求10所述的方法，其中当将所述部分存储器地址应用于所述存储器 时，将读出放大器与每一存储器块的最高有效位线耦合，且其中当将所述整个地址应用于 所述存储器时，将所述读出放大器与所述存储器的至少剩余位线耦合。
12. 根据权利要求9所述的方法，其中从四个存储器块检索多个两个最高有效位。
13. 根据权利要求12所述的方法，其中提供八个读出放大器，且其中每一读出放大器 产生有效数据信号所需的时间少于其以串行方式流式输出两个连续位所花费的时间。
14. 根据权利要求13所述的方法，其中将所述最高有效位线集合与将与所述读出放大 器耦合的所述剩余位线多路复用。
15. 根据权利要求9所述的方法，其中所述串行接口为SPI接口。
16. -种串行存储器，其包含： 串行接口，其用于接收读取指令及相关联存储器地址；及 存储器，其布置成多个存储器块， η个读出放大器，其可操作以从所述存储器读取η个位， η位数据寄存器，其与所述η个读出放大器耦合， 控制器，其经配置以在已通过所述串行接口接收整个地址之前耦合所述η个读出放大 器与每一存储器块的最高有效位线以在接收到剩余地址位时感测多个相应最高有效数据 位，且将所述多个相应最高有效数据位存储于所述η位数据寄存器中，其中所述控制器进 一步经配置以在完全接收所述存储器地址后即刻在耦合所述读出放大器与所述存储器的 至少剩余位线且将所述整个地址应用于所述存储器以检索并存储剩余数据位的同时流式 输出所述多个最高有效数据位中的一者，且在已流式输出所述最高有效位之后流式输出所 述剩余位。
17. 根据权利要求16所述的串行存储器，其进一步包含多路复用器，所述多路复用器 由所述剩余地址位控制以选择存储于所述η位寄存器中的至少两个有效数据位的一个集 合。
18. 根据权利要求16所述的串行存储器，其中所述串行接口为SPI接口。
19. 根据权利要求16所述的串行存储器，其中η = 8,且其中提供四个存储器块且其中 从每一存储器块检索两个最1?有效位。
20. 根据权利要求16所述的串行存储器，其中每一读出放大器被配置为产生有效数据 信号所需的时间少于其以串行方式流式输出两个连续位所花费的时间。
【文档编号】G11C7/22GK104094350SQ201280055452
【公开日】2014年10月8日 申请日期:2012年11月9日 优先权日:2011年11月11日
【发明者】西尔维娅·蔡德思 申请人:密克罗奇普技术公司