具有功率节省的混合电压非易失性存储器集成电路的制作方法
【专利摘要】一种集成电路管芯具有用于接收第一电压的第一管芯焊盘和用于接收第二电压的第二管芯焊盘。第二电压小于第一电压。在第一电压下可操作的第一电路在集成电路管芯中。在第二电压下可操作的第二电路在集成电路管芯中并被连接到第二管芯焊盘。检测来自第二管芯焊盘的电流流动的电路在集成电路管芯中。在第一管芯焊盘与第一电路之间插入的开关响应于由用于检测电流流动的电路所检测的电流流动而将第一管芯焊盘从第一电路断开。
【专利说明】具有功率节省的混合电压非易失性存储器集成电路
【技术领域】
[0001] 本发明涉及用于接收多个不同电压的集成电路管芯，并且更特别地其中该管芯具 有节省功率的能力。
【背景技术】
[0002] 使用不同电压的集成电路管芯在本领域中是众所周知的。参考图1，示出了现有 技术的闪速(非易失性)存储器集成电路管芯10的框图。闪速存储器电路管芯10包括闪速 存储器阵列100,其具有以多个行和列布置的多个闪速存储单元。微控制器20通过地址总 线、数据总线和控制总线来控制闪速阵列100 (flash array)的操作。最后，混合IP电路 30通过混合信号总线来控制微控制器20和阵列100两者。在典型操作中，微控制器20被 供应3. 0伏的电压源，而闪速阵列100被供应1. 8伏的电压源。该1. 8伏的源由混合IP电 路30使用DC-DC转换器基于外部供应的3. 0伏的源而生成。另外，外部供应的3. 0伏的源 还被供应给微控制器20。
[0003] 参考图2,示出了图1中所示的闪速存储器电路管芯10的一部分的示意性框级电 路图60。该电路图具有通过结合线15而连接到结合焊盘41以便接收外部供应3. 0伏的 管芯焊盘21。然后在管芯10中向10缓冲电路36且向其它众所周知的电路供应外部供应 的3. 0伏，所述其它众所周知的电路诸如TTL电路34(将输入信号电压水平转换成CMOS电 压水平)、P0R3V电路32 (检测达到预定电压水平的Vdd)、以及未示出的其它电路。这些电 路要求3. 0伏以用于操作。3. 0伏源还被供应给由其生成1. 8伏的源的DC-DC电压调节器 30。1. 8伏源然后被供应给上文所述的管芯10的其它部分，诸如闪速存储器阵列100。
[0004] 应注意的是在现有技术中，当存储器电路管芯10操作时，来自外部供应的3. 0伏 的功率始终被供应给要求3. 0伏的管芯10的该部分并被DC-DC调节器变换并被供应给1. 8 伏电路，即使并不是要求该功率的所有电路在操作。例如，在微控制器20已向闪速存储器 阵列100发送地址、数据和控制信号之后，也不需要为微控制器20加电，并且进一步地，只 需诸如在用于闪速存储器的长芯片擦除操作期间对闪速阵列100供电。或者在某芯片操作 期间(诸如在擦除或编程操作期间)不需要为闪速存储器100内部的某些电路块(未示出)供 电，读取电路可以备用，并且在读取操作期间，擦除和编程电路可以备用。减少和/或消除 对不要求功率的管芯10中的电路部分的功率可能减少集成电路管芯10的总功率要求。
【发明内容】
[0005] 因此，在本发明中，集成电路管芯具有用于接收第一电压的第一组管芯焊盘和用 于接收第二电压的第二组管芯焊盘，其小于第一电压。第一电路组在第一电压下可操作。第 二电路组在第二电压下可操作。电路检测来自第二电压的电流流动。电压调节器将第一电 压变换成第二电压。在另一实施例中，在外部供应第二电压。在另一实施例中，第一电路组 和第二电路组接收第二电压。用于检测来自第二电压的电流流动的电路响应于电流流动的 检测而控制电压调节器。本发明包括用于最佳功率和最佳区域的混合电压和混合氧化物感 测。
【专利附图】
【附图说明】
[0006] 图1是现有技术的闪速存储器电路管芯的框图。
[0007] 图2是图1中所示的现有技术的闪速存储器电路的一部分的示意性电路图。
[0008] 图3是本发明的电路的第一实施例的框级示意图。
[0009] 图4是本发明的电路的第二实施例的框级示意图。
[0010] 图5是本发明的电路的第三实施例的框级示意图。
[0011] 图6是本发明的电路的第四实施例的框级示意图。
[0012] 图7是本发明的电路的第五实施例的框级示意图。
[0013] 图8是混合电源加电时序流程图。
[0014] 图9是混合电源供电时序框图和计时。
[0015] 图10是使用本发明的电路的读出放大器（sense amplifier)的第一实施例的详细 电路图。
[0016] 图11是使用本发明的电路的读出放大器的第二实施例的详细电路图。
[0017] 图12是使用本发明的电路的读出放大器的第三实施例的详细电路图。
[0018] 图13是使用本发明的电路的读出放大器的第四实施例的详细电路图。
[0019] 图14是本发明的10缓冲器的实施例的详细电路图。
[0020] 图15是示出了使用本发明的电路的操作功率的表格。
【具体实施方式】
[0021] 参考图3，示出了本发明的电路62的第一实施例。电路62具有四个（内部)管芯焊 盘23、25、27、29。电路62具有一个结合焊盘：42。结合焊盘是诸如封装焊盘(其连接到封装 引脚）之类的外部焊盘。管芯焊盘23和25通过结合线（52&54)而连接到结合焊盘42。管 芯焊盘23和25接收3. 0伏的第一电压源Vddl，然而可以供应在3. 0V规格容限内的任何电 压(诸如2. 2V至4. 0V)。管芯焊盘27接收1. 8伏的第二电压源Vdd2,其小于第一电压源。 在这种情况下由DC-DC调节器30供应Vdd2。然而，再次地，可以提供在1. 8V规格容限内的 任何电压源(诸如1. 2V至2. 0V)。管芯焊盘29被浮置，因此在本实施例中，其通过方框46 中的电阻器被使得下拉至地。
[0022] 来自结合焊盘42的电压被供应给全部到此为止描述的10缓冲电路36、电荷泵电 路38、以及其它众所周知的电路(诸如TTL电路34、P0R3V电路32)，其要求3. 0伏以进行操 作。在此芯片配置中，还向由其生成1.8伏的源的DC-DC电压调节器30供应3.0伏。然后 向上文所述的管芯10的其它部分供应1.8伏源，诸如闪速存储器阵列100。电流感测电路 46在这种情况下未感测到电流流动，其响应于此而生成控制信号48。控制信号48被供应 给DC-DC电压调节器30并用来控制调节器30的操作，如下文所描述的。电压源Vdd2被供 应给要求使用电压Vdd2操作的管芯10的内部电路。
[0023] 在具有本发明的电路62的管芯10的操作中，必须将管芯10设计成使得要求使用 电压源Vddl的电路绝不会与要求来自Vdd2的电压的电路同时开启。因此，3. 0伏晶体管或 其它电路元件仅在某时间点处操作，该时间点在vdd2操作之前，而晶体管及其它电路元件 仅在其它时间点处操作。在那种情况下，假设只有要求Vddl的电路元件开启，那么外部供 应Vddl向管芯10中的各种电路元件供应电压Vddl。在该时间期间，DC-DC电压调节器30 被启用，因为电流感测元件46并未检测到任何电流流动（管芯焊盘29是漂浮的，因此没有 电流被供应给电路46)。因此，控制信号48启用DC-DC调节器30。当要求Vdd2的电压的 管芯10的部分被激活时，由DC-DC调节器30供应电压Vdd2的源。
[0024] 参考图4,示出了本发明的第二实施例的电路图63。类似于图3中所示的实施例， 电路63具有四个管芯焊盘23、25、27、29和两个结合焊盘42和43。在此配置中，分别地，管 芯焊盘23和25通过结合线52和54被连接到结合焊盘42且管芯焊盘27和29通过结合 线56和58被连接到结合焊盘43。结合焊盘42接收3. 0伏的Vddl的第一电压源，然而可 以供应任何电压。结合焊盘43接收小于第一电压源的1. 8伏的Vdd2的第二电压源。然而 再次地，可以供应任何电压源。现在感测电路46检测到电流流动，因为管芯焊盘29从结合 焊盘43接收电压。这又激活禁用DC-DC调节器30的控制信号48。在此实施例中，3V电路 以来自Vddl结合焊盘42的3. 0伏进行操作且1. 8伏电路以来自Vdd2结合焊盘43的1. 8 伏进行操作。
[0025] 来自结合焊盘42的电压被供应给全部到此为止描述的10缓冲电路36、电荷泵电 路38以及其它众所周知的电路，其要求3. 0伏以进行操作。向上文所述的管芯10的其它 部分供应1. 8伏源，诸如闪速存储器阵列100。
[0026] 参考图5,示出了本发明的第三实施例的电路图64。类似于图3中所示的实施例， 电路64具有四个管芯焊盘23、25、27、29和一个结合焊盘44。在此配置中，所有管芯焊盘 23、25、27、29分别地通过结合线52、54、56和58被连接到结合焊盘44。结合焊盘44在外 部接收1. 8伏的Vdd2的电压源。电路46现在检测到电流流动，因为管芯焊盘29从结合焊 盘44接收电压。这又激活禁用DC-DC调节器30的控制信号48。在此实施例中，所有电路 以来自Vdd2结合焊盘44的1. 8伏来操作。在这种情况下，TTL电路34、I0BUF电路36和 电荷泵38在1. 8V供应下操作。
[0027] 参考图6,示出了本发明的第四实施例的电路图66。类似于图3中所示的实施例， 电路64具有四个管芯焊盘23、25、27和28和一个结合焊盘46。在此配置中，管芯焊盘23 和25通过结合线52和54被连接到结合焊盘46。结合焊盘46从Vddl接收3. 0伏的电压 源。
[0028] 来自结合焊盘46的电压被供应给全部到此为止描述的10缓冲电路36、电荷泵电 路38及其它众所周知的电路，其要求3. 0伏以进行操作。在此芯片配置中，还向由其生成 1. 8伏的源的DC-DC电压调节器30供应3. 0伏。然后向上文所述的管芯10的其它部分供 应1. 8伏源，诸如闪速存储器阵列100。还向由其生成1. 8伏的源的DC-DC电压调节器31 供应3. 0伏，所述1. 8伏的源被供应给闪速存储器的感测电路。在本实施例中，使用配置位 来启用DC-DC调节器30和31。该配置位在加电下由微控制器20或由初始化序列进行供应 (类似于由图8和9所述的那个)。
[0029] 在具有本发明的电路66的管芯10的操作中，必须将管芯10设计成使得要求使用 电压源Vddl的电路被连接到电压源Vddl，而仅周期性地或间歇性地使用Vdd2操作的那些 电路被连接到第一电压调节器30。要求Vdd2但能够与要求Vddl的电路同时开启的所有其 它电路被连接到第二电压调节器31。特别地，闪速阵列存储单元100被连接到电压调节器 30,而要求Vdd2的读出放大器中的电路元件被连接到电压调节器31。
[0030] 以这种方式，要求Vdd2操作但并不与要求Vddl操作的电路元件同时的电路元件 如上文所述地由调节器30进行操作。然而，对于在用于其它电路元件的Vddl也被激活的 同时要求电压源Vdd2的电路元件而言，Vdd2的源是调节器31。以这种方式，实现了如上文 所述的功率节省的益处，即使要求Vdd2的某些电流元件与要求Vddl的那些电路元件同时 地操作。
[0031] 参考图7,示出了本发明的第五实施例的电路图68。类似于图3中所示的实施例， 电路64具有四个管芯焊盘23、25、27和28及一个结合焊盘46。在此配置中，管芯焊盘23、 25、27和28分别地通过结合线52、54、56和59被连接到结合焊盘46。结合焊盘46接收 1.8伏的Vdd2电压源。在此实施例中，所有电路需要在1.8伏下操作。在此实施例中，使用 配置位来禁用DC-DC调节器30和31。该配置位在加电下由微控制器20或由初始化序列进 行供应(类似于由图8和9所述的那个)。
[0032] 图8是混合电源供电时序流程和计时。使用熔丝位作为用于芯片操作的配置位。 芯片操作包括诸如各种功率节省模式和非易失性操作模式(擦除、编程、读取、测试等）之类 的操作。加电时序流程也称为熔丝位回调序列（或流程)。某些配置位用于配置管芯焊盘连 接，诸如用于电源3V和1. 8V。某些配置位用于配置电路，从而诸如适当地以电源3V和1. 8V 进行工作。在开始，诸如在加电下，监视3V功率检测电路以检查3V供应是否斜坡向上至某 个跳变点（例如，2. 2V)，然后监视1. 8V功率检测电路以检查1. 8V供应是否斜坡向上至某 跳变点(例如，1. 3V)。此时，使用互补(关于同一模式并关于下一模式的反相数据，诸如" 1" 和"0"）固定模式检查来确定芯片操作是否是可靠的（例如，读取AAAA/5555/FFFE/0001数 据模式)。如果固定模式检查为真，那么回调熔丝位(配置位)以建立芯片配置。在回调熔丝 位的同时使用同时发生的模式检查(诸如A/5模式和/或奇偶位）以确保熔丝回调是可靠 的。在一个实施例中，实施每个熔丝字(例如，用于每个熔丝字的16个熔丝位）内的嵌入式 模式(诸如A/5模式和/或奇偶位）以确保熔丝回调是可靠的。实施例是用于16位回调的 A (Fs〈7: 0>) 5/5 (Fs〈7: 0>A，Fs〈7: 0>是熔丝位，A和5是用于连续回调的交替模式位。另一 实施例是1 (Fs〈13:0>)0/0(Fs〈13:0>) 1，其中1，0是用于连续回调的交替模式位。一旦熔丝 回调完成，则再次使用固定模式检查以再次确保芯片操作是可靠的。如果此后模式检查为 真，那么完成加电回调操作。在另一实施例中，针对模式位完成加边(修改感测或计时调整 的跳变点）以确保模式位是用于熔丝回调操作的最坏情况。在另一实施例中，针对模式位和 熔丝位完成奇偶位以确保另一层的可靠性检查。在另一实施例中，为了操作可靠性将多个 存储单元用于每个熔丝位。
[0033] 图9示出了用于加电时序和熔丝位（配置位）回调计时的供电时序控制器的框图 600。方框620是将从3. 0V供应提供1. 8V的DC-DC调节器。其由1. 8V LD0 (线性调节器 VDDREGp 1.8V)和软调节器Soft-vddreg 1.8V组成。线性调节器VDDREGp 1.8V提供用于 正常操作的(硬）精确调节。软调节器用来在VDDREGp 1. 8V还未操作时的加电期间或在功 率节省模式期间提供约1.2 - 1.8v (比正常操作期间的水平更小的电压水平)。方框610 P0R3V将提供用于3V供应的跳变点。方框630P0R 1. 8V将提供用于1. 8V供应的跳变点。 方框640 P0RL0G被用来在加电期间提供逻辑。方框666 PWRCALL用来提供熔丝回调逻辑 控制。信号序列为P〇R3V_N、然后是P0R1.8V_N且最后是P0R_N (将P0R3V_N与P0R1.8V_N 组合)。
[0034] 图15的表I示出了针对具有3V和1. 8V的电源可用性的情况下的备用、深度掉电、 读取、编程和擦除操作的操作模式的闪速芯片的进一步高效功率利用的用于闪速芯片100 的功率操作实施例。通过例如供电时序的熔丝位回调流程中的配置位来启用各种电路功能 块的功率操作实施例。在备用模式下，感测电路的Vdd (电源）是0V，电荷泵（hv电路）的 Vdd是0V，逻辑控制器的Vdd是3V和/或1. 8V，X解码（也称为行解码器）的Vdd是3V和/ 或1. 8V，y解码电路(也称为列解码器）的Vdd是1. 8V和/或3V，I0BUF的Vdd是3V，并且 VDDREG1. 8V输出的电压水平是1. 8V (硬(准确）调节模式框620,也是硬功率水平)。在深 度掉电模式下，感测电路的Vdd (电源）是0V，电荷泵（hv电路）的Vdd是0V，逻辑控制器的 Vdd是3V和/或1. 3 -1. 6V，X解码(也称为行解码器）的Vdd是0V，y解码电路(也称为列 解码器）的Vdd是0V，I0BUF的Vdd是3V，并且VDDREG1. 8V输出的电压水平是1. 3 - 1. 6V (图9的软调节模式框620,也是软功率水平)。在读取/编程/擦除中，感测电路的Vdd(电 源)分别地是（1. 8V和/或3V)/0V/0V，电荷泵（hv电路）的Vdd分别地是0V/3V/3V，逻辑控 制器的Vdd对于读取/编程/擦除而言是3V和/或1. 8V，X解码(也称为行解码器）的Vdd 对于读取/编程/擦除而言是1. 8V，y解码电路(也称为列解码器）的Vdd对于读取/编程 /擦除而言是1. 8V和/或3V，I0BUF的Vdd是3V，并且VDDREG1. 8V输出的电压水平对于读 取/编程/擦除而言是1. 8V (图9的硬(准确）调节模式框620)。
[0035] 图15的表II示出了针对具有1. 8V的电源可用性的情况下的备用、深度掉电、读 取、编程和擦除操作的操作模式的闪速芯片的进一步高效功率利用的用于闪速芯片100的 功率操作实施例。在备用模式下，感测电路的Vdd (电源)是0V，电荷泵（hv电路)的Vdd是 0V，逻辑控制器的Vdd是1. 8V，X解码（也称为行解码器）的Vdd是1. 8V，y解码电路(也称 为列解码器)的Vdd是0V，I0BUF的Vdd是1. 8V，并且VDDREG1. 8V输出的电压水平是1. 8V。 在深度掉电模式下，感测电路的Vdd (电源）是0V，电荷泵（hv电路）的Vdd是0V，逻辑控制 器的Vdd是1. 8V，X解码(也称为行解码器）的Vdd是0V，y解码电路(也称为列解码器）的 Vdd是0V，I0BUF的Vdd是1. 8V，并且VDDREG1. 8V输出的电压水平是1. 0 - 1. 3V(图9的软 调节模式框620)。在读取/编程/擦除中，感测电路的Vdd (电源）分别地是1.8V/0V/0V， 电荷泵（hv电路)的Vdd分别地是0V/1. 8V/1. 8V，逻辑控制器的Vdd对于读取/编程/擦除 而言是1. 8V，X解码（也称为行解码器）的Vdd对于读取/编程/擦除而言是1. 8V，y解码 电路(也称为列解码器）的Vdd对于读取/编程/擦除而言是1. 8V，I0BUF的Vdd是1. 8V， 并且VDDREG1. 8V输出的电压水平对于读取/编程/擦除而言是1. 8V (图9的准确调节模 式框620)。
[0036] 参考图10,示出了本发明的读出放大器760的第一实施例。读出放大器760是混 合电源混合氧化物伪差分放大方案的。混合电源指的是在同一读出放大器上使用多个供 应，例如3v (或5V)和1.8v和/或1.2V。混合氧化物指的是在同一读出放大器中使用的 多个氧化物(例如，3v (或5V)和1.8v氧化物(和/或1.2V氧化物)）。读出放大器760沿 着第一总线762接收约3. 0伏的电压Vddl，并沿着第二总线764接收约1. 8伏(或者替换地 1.2V)的电压Vdd2。第一总线762被连接到PM0S晶体管770 (a - c)，其属于读出放大器 (也称为(存储器）读出电路）的第一支腿。晶体管770 (a - c)也称为读出电路的上拉(负 载）晶体管。读出放大器760的第一支腿包括用于参考列（SAL REF 792)的第一支腿且数 据列（SALO-N 794) NMOS晶体管780 (a - c)充当用于第一支腿电路的共源共栅放大功能。 PM0S晶体管790 (a - b)用来将所感测输出节点（晶体管770 (a - c)的漏极)处的电压水平 钳位为小于约2V以避免使读出放大器的下一支腿(连接到总线764的电路）的栅极氧化物 受压(或毁掉)。第二总线764被连接到读出放大器760中的PM0S晶体管的所有其余部分。 在一个实施例中，接收Vddl的电压的晶体管770 (a - c)具有比接收Vdd2的电压（1.8V氧 化物，例如32埃)的晶体管的其余部分更厚的(栅极)氧化物（3V氧化物，例如70埃)。在另 一实施例中，晶体管770 (a - c)是1. 8V晶体管（1. 8V氧化物)，因为将使其端子(节点）两 端的电压降操作为小于例如2V的预定电压以避免由1. 8V氧化物的毁坏。可以将类似晶体 管780 (a - c)实施为3V晶体管或1. 8V晶体管。在1. 8v氧化物情况下，将使其端子两端 的电压降操作为小于预定电压以避免由1. 8V氧化物的毁坏。
[0037] 伪差分放大器760如下工作。参考列SAL_REF 792的第一支腿通过二极管连接 PM0S晶体管770c的作用而将存储单元电流转换成电流镜，参考电流现在被晶体管770c(虽 然在其漏极上有偏压）镜像到数据列SAL_〇-N 794的PM0S晶体管780 (a - d)的栅极中。 通过使用在读出放大器(也称为读出电路）的第一支腿上供应的3. 0v (Vddl)，读出放大器 的动态操作范围与1.8V电源的那个相比更大得多。读出放大器的第二支腿DIFA0-N 798 使用1. 8v电源（Vdd2)分别地根据存储单元电流DATA0-N为'高'或'低'而将感测节点（晶 体管780d的漏极）转换成数字电压水平(输出V0UT0-N) '0'或'1'，并在同时完成3V至 1. 8V电压水平转换。第二支腿DIFA0-N 798使用1. 8V电源，因此在这里可以使用1. 8v晶 体管(对比3v晶体管的更小面积和更高性能)。由全部1. 8v晶体管构成的差分放大器798 由输入级NMOS 721&722和PM0S负载723&724和偏置NM0S 727组成。第二级由PM0S 725 和NM0S 726组成以转换成数字输出V0UTD。开关S1 702用于感测之前的初始化。在另一 实施例中，输入晶体管721和722是3. Ον晶体管而不是1. 8v晶体管，例如在不使用谢位晶 体管790 (a- b)的情况下。
[0038] 为了简洁起见在用于读出放大器的图10 -13中未示出ymux(y解码器)。ymux用 来选择存储单元列(位线）以将所选存储单元连接到读出放大器。
[0039] 参考图11，示出了本发明的读出放大器761的第二实施例。除晶体管781c和782c 之外，读出放大器761类似于读出放大器760(因此晶体管的其余部分是相同的)。读出电路 792在输出节点（上拉晶体管770c的漏极或共源共栅晶体管780c的漏极)上的漏极栅极隔 离闭环源极跟随器配置中利用晶体管781c和782c来扩展读出电路的动态范围。漏极栅极 隔离指的是上拉负载晶体管的漏极和栅极节点的隔离。晶体管781c是用来将晶体管770c 的漏极和栅极隔离的原生NMOS晶体管(约零阈值电压)。晶体管770c的漏极现在能够达到 高于其栅极电压，考虑到共源共栅晶体管780c的较宽动态范围(其漏极可以达到比先前更 高的电压)。晶体管782c充当用于晶体管781c的偏置电流。晶体管770c的栅极也是晶体 管781c的源极(充当源极跟随器)，并且有效地，此节点现在是低阻抗(意指能够驱动更高电 流，导致更高速度)。这种技术能够用于除读出参考单元之外而读出数据单元。这种技术能 够在图12和13中的其它感测电路上使用。
[0040] 参考图12,示出了本发明的读出放大器860的第三实施例。读出放大器860是差 分放大方案的。读出放大器860沿着第一总线762接收约3. 0伏的电压Vddl，并且沿着第 二总线764接收约1. 8的电压Vdd2。第一总线762被连接到PM0S晶体管870 (a-c)和 871 (a - c)。第二总线764被连接到读出放大器860中的PMOS晶体管的所有其余部分。 接收Vddl的电压的晶体管870 (a - c)和871 (a - c)具有比接收Vdd2的电压的晶体管的 其余部分更厚的氧化物。差分放大器860如下工作。读出放大器的第一支腿包括用于参考 列（SAL REF 892)和数据列（SAL0-N 894)的第一支腿。NM0S晶体管880 (a - c)充当用于 第一支腿电路的共源共栅放大功能。PM0S晶体管870 (a - c)_充当上拉加载并将单元电 流镜像到PM0S晶体管871 (a - c)中，并且这些电流然后被(二极管连接）NM0S晶体管872 (a - c)转换成输出电压。参考单元电压和数据单元电压然后被差分放大器898比较以转 换成数字输出V0UTD。如在读出放大器760中那样类似地，通过将读出放大器划分成在3V 下操作导致更高动态范围的读出电路（892、894)和在更低电压(例如，1. 8V)下操作的导致 更小面积和更高速度的差分放大器（898 )。
[0041] 参考图13，示出了本发明的读出放大器960的第四实施例。读出放大器960是单 端放大方案的。读出放大器960沿着第一总线762接收约3. 0V的电压Vddl，并沿着第二总 线764接收约1. 8伏的电压Vdd2。第一总线762被连接到PM0S晶体管870 (a - c)和871 (a - c)。第二总线764被连接到读出放大器960中的PM0S晶体管的所有其余部分。接收 Vddl的电压的晶体管870 (a - c)和871 (a - c)具有比接收Vdd2的电压的晶体管的其余 部分更厚的氧化物。读出放大器960如下工作。读出放大器的第一支腿包括用于参考列 (SAL REF 892)和数据列（SAL0-N 994)的第一支腿。NM0S晶体管880 (a - c)充当用于第 一支腿电路的共源共栅放大功能。PM0S晶体管870 (a - c)充当上拉加载并将单元电流镜 像到PM0S晶体管871 (a - c)中。然后由NM0S晶体管872c将参考单元电流转换成参考电 压。此参考单元电压然后将单元电流镜像到数据列994的晶体管872a中。然后对比来自 晶体管871a的数据单元电流来比较此镜像参考单元电流。电流比较输出是晶体管871a的 漏极电压。此输出电压然后被单端放大器998放大成数字输出V0UTD。单端放大器998由 分别地具有电流偏置976和977的PM0S晶体管974和NM0S 975的第一级组成。PM0S 973 是弱反馈晶体管。NM0S 972是隔离3V与1.8V电压的隔离晶体管。第二级由PM0S 978和 NM0S 979组成。开关962 S1和964 S2用于感测之前的初始化。读出放大器960的优点是 用于读出电路892和994的较高动态范围及用于单端放大器998的较小面积和功率(对比 第二支腿上的具有差分放大器的读出放大器860和760)。
[0042] 参考图14,示出了 10缓冲电路1000的详细的示意性电路图。电路1000包括10 前级驱动器电路1010,以及两个驱动器电路1020a和1020b。前级驱动器电路1010从(多 个）存储单元接收数据输出1002并将信号指引到输出驱动器电路1020a或输出驱动器电 路1020b。开关1004 (a - c)将数据输出信号1002路由到驱动器电路1020a或驱动器电 路1020b。驱动器电路1020a与驱动器电路020b之间的差别是驱动器电路1020a由3. 0伏 供电，而驱动器输出电路1020b由1.8伏供电。具有用于3.0伏和1.8伏的分开的读取路 径优化了读取性能，因为3. 0V和1. 8V电路分别地在3. 0V和1. 8V下最佳地操作。根据来 自产品规格的期望3V或1. 8V输出而启用3V或1. 8V读取路径。另外，3. 0伏驱动器电路 1020a充当用于1. 8伏驱动器电路1020b的ESD保护电路。
【权利要求】
1. 一种集成电路管芯，包括： 第一管芯焊盘，用于接收第一电压； 第二管芯焊盘，用于接收第二电压，其中，所述第二电压小于所述第一电压； 第一电路，在所述第一电压下可操作； 第二电路，在所述第二电压下可操作，并被连接到第二管芯焊盘； 用于检测来自所述第二管芯焊盘的电流流动的电路； 电压调节器，用以将第一电压变换成第二电压；以及 其中，用于检测来自所述第二管芯焊盘的电流流动的所述电路响应于电流流动的检测 而激活所述电压调节器。
2. 权利要求1的集成电路管芯，其中，所述第二电路是非易失性存储单元的阵列，并且 所述第一电路是存储单元的所述阵列的外围电路。
3. 权利要求2的集成电路管芯，其中，所述第一电路包括用于非易失性存储单元的所 述阵列的微控制器电路。
4. 权利要求2的集成电路管芯，其中，所述第一电路包括用于接收地址信号且用于向 非易失性存储单元的阵列供应已解码地址信号的地址解码器电路。
5. 权利要求1的集成电路管芯，其中，所述第一电路是用于非易失性存储设备的读出 放大器电路的第一部分，并且所述第二电路是用于非易失性存储设备的读出放大器的第二 部分。
6. -种集成电路非易失性存储设备，包括： 非易失性存储单元阵列； 读出放大器，被连接到非易失性存储单元的所述阵列； 第一电压源，被连接到非易失性存储单元的所述阵列以及所述读出放大器的第一部 分；以及 不同于所述第一电压源的第二电压源，被连接到所述读出放大器的第二部分。
7. 权利要求6的设备，其中，所述读出放大器是差分读出放大器。
8. 权利要求6的设备，其中，所述读出放大器是单端读出放大器。
9. 权利要求6的设备，其中，所述读出放大器的所述第一部分包括具有第一栅极氧化 物的晶体管。
10. 权利要求9的设备，其中，所述读出放大器的所述第二部分包括具有第二栅极氧化 物的晶体管，其中，所述第二栅极氧化物具有不同于第一栅极氧化物厚度的厚度。
11. 权利要求10的设备，其中，所述读出放大器的所述第一部分具有输出节点，并在输 出节点处包括钳位输出电压以防止第二栅极氧化物的受压或毁坏。
12. 权利要求10的设备，其中，所述读出放大器的所述第一部分包括漏极-栅极隔离闭 环源极跟随器晶体管。
13. 一种集成电路闪速存储系统，包括： 存储器闪速阵列； 第一管芯焊盘； 第一电路，被连接到第一管芯焊盘； 第二管芯焊盘： 第二电路，被连接到第二管芯焊盘；以及 提供配置位的供电时序控制器，以对第一电路、第二电路及第一管芯焊盘和第二管芯 焊盘的连接进行配置。
14. 权利要求13的设备，还包括用于控制由供电时序提供的配置位的供电时序控制 器。
15. 权利要求14的设备，其中，所述供电时序包括同时发生的模式检查。
16. 权利要求13的设备，其中，所述配置位以用于第一电路和第二电路的硬和软调节 功率水平来控制用于擦除、编程、读取、备用和深度掉电的不同功率节省模式。
【文档编号】G11C7/00GK104160447SQ201280065657
【公开日】2014年11月19日 申请日期:2012年10月11日 优先权日:2011年11月1日
【发明者】H.V.陈, A.李, T.武, H.Q.阮 申请人:硅存储技术公司