专利名称：行译码器的偏置电压产生电路及存储器的制作方法
技术领域：
本发明涉及存储器技术领域，特别涉及一种行译码器的偏置电压产生电路及存储器。
背景技术：
存储器(例如，快闪存储器Flash Memory)的存储单元通常包括四个引线:位线(BL, Bit-Line)、字线(WL, Word-Line)、源线(SL, Source-Line)和基线(SBL, Sub-Line),分别对应耦接MOS晶体管的漏极、栅极、源极和基极。一般，在对存储器进行擦除(erase)操作时，需要行译码器对进行擦除操作的存储单元连接的字线施加高压，对不进行擦除操作的存储单元连接的字线施加不为零电压的偏置电压。图1为现有的一种行译码器的电路结构示意图。参考图1，所述行译码器包括控制信号产生单元11和字线电压输出单元12。其中，控制信号产生单元11输入相位相反的第一控制信号A和第二控制信号B，在第一控制信号A和第二控制信号B的作用下，输出第三控制信号SEL和第四控制信号SELb ;字线电压输出单元12接收第三控制信号SEL和第四控制信号SELb，在第三控制信号SEL和第四控制信号SELb的控制下，通过字线电压输出端WL给存储单元连接的字线施加电压。对存储器进行擦除操作时，行译码器的电源电压Vep为第一电压。对于进行擦除操作的存储单元，控制信号产生单元11输入的第一控制信号A为低电平，第二控制信号B为高电平，因此，输出的第三控制信号SEL为第一电压,第四控制信号SELb被拉低至第一偏置电压biasl，字线电压输出单元12的字线电压输出端WL输出第一电压至进行擦除操作的存储单元连接的字线；对于不进行擦除操作的存储单元，控制信号产生单元11输入的第一控制信号A为高电平，第二控制信号B为低电平，因此，输出的第三控制信号SEL被拉低至第一偏置电压biasl,第四控制信号SELb为第一电压,字线电压输出单兀12的字线电压输出端WL输出第二偏置电压bias2至`不进行擦除操作的存储单元连接的字线。对存储器不进行擦除操作时，电源电压Vep为第二电压，第二电压低于第一电压。通常，第一电压的取值范围可以为IOV至15V，第二电压的取值范围可以为2V至3V。现有技术中，行译码器的第一偏置电压biasl和第二偏置电压bias2由图2的行译码器的偏置电压产生电路的同一个输出端提供。参考图2，行译码器的偏置电压产生电路包括:高压检测单元21、电平移位单元22和驱动单元23，其中，高压检测单元21适于检测电源电压Vep，根据检测结果输出检测控制信号至电平移位单元22 ;电平移位单元22在检测控制信号的控制下，输出驱动信号至驱动单元23 ;驱动单元23包括栅极相连的PMOS管Pl和NMOS管NI，PMOS管Pl的源极输入第二电压，漏极与NMOS管NI的漏极连接作为行译码器的偏置电压产生电路的输出端。偏置电压产生电路的输出电压既作为第一偏置电压biasl提供至控制信号产生单元11又作为第二偏置电压bias2提供至字线电压输出单元12。对存储器进行擦除操作时，图1所示的电源电压V印由第二电压上升至第一电压。高压检测单元21检测到电源电压Vep上升至某个电压值(例如5V)时，输出检测控制信号，电平移位单元22在该检测控制信号的控制下，输出的驱动信号为地线电压，驱动单元23中的PMOS管Pl导通、NMOS管NI截止，输出的第一偏置电压biasl和第二偏置电压bias2均为第二电压。擦除操作结束后，电源电压Vep由第一电压下降至第二电压。高压检测单元21检测到电源电压Vep下降至某个电压值(例如5V)时，输出检测控制信号，电平移位单元22在该检测控制信号的控制下，输出的驱动信号为第二电压，驱动单元23中的PMOS管Pl截止、NMOS管NI导通，输出的第一偏置电压biasl和第二偏置电压bias2均为地线电压。对存储器的擦除操作结束后，第一偏置电压biasl和第二偏置电压bias2需要由第二电压降至地线电压。若第一偏置电压biasl下降速度比较慢，图1所示控制信号产生单元11可能会输出错误的第三控制信号SEL和第四控制信号SELb，造成存储器擦除操作的逻辑混乱。因此，图2所示驱动单元23中的NMOS管NI必须使用驱动能力强的晶体管，在擦除操作结束后以便快速放电，使第一偏置电压biasl从第二电压快速下降至地线电压。然而，第一偏置电压biasl的快速下降使得第二偏置电压bias2也通过驱动能力强的晶体管快速放电，两个偏置电压的快速下降导致流入地线的峰值电流很大，增大了存储器的功率损耗。更多关于存储器擦除操作的技术方案可以参考申请号为97112503.1、发明名称为擦除闪速存储器的方法的中国专利申请文件。
发明内容
本发明解决的是现有技术中对存储器进行擦除操作过程中功率损耗大的问题。为解决上述问题，本发明提供了一种行译码器的偏置电压产生电路，适于向所述行译码器提供第一偏置电压和第二偏置电压。所述行译码器的偏置电压产生电路包括:高压检测单元，适于检测所述行译码器的电源电压，输出检测控制信号，所述电源电压在第一电压和第二电压之间变化，所述第一电压大于所述第二电压；电平移位单元，适于接收所述检测控制信号，在所述检测控制信号的控制下输出驱动信号；第一驱动单元，包括第一PMOS管和第一 NMOS管，所述第一 PMOS管和所述第一 NMOS管的栅极相连并输入所述驱动信号，所述第一 PMOS管的源极输入所述第二电压，漏极与所述第一 NMOS管的漏极连接并输出所述第一偏置电压，所述第一 NMOS管的源极输入第三电压，所述第三电压小于所述第二电压；第二驱动单元，包括第二 PMOS管和第二 NMOS管，所述第二 PMOS管和所述第二 NMOS管的栅极相连并输入所述驱动信号，所述第二 PMOS管的源极输入所述第二电压，漏极与所述第二 NMOS管的漏极连接并输出所述第二偏置电压，所述第二 NMOS管的源极输入所述第三电压，所述第一 NMOS管的沟道宽长比大于所述第二 NMOS管的沟道宽长比。可选的,所述第一 NMOS管的沟道宽度取值范围为10μm-50μm,沟道长度为最小沟道长度。可选的，所述最小沟道长度根据半导体工艺确定。可选的,所述第二 NMOS管的沟道宽度取值范围为0.5 μ m-3 μ m,沟道长度取值范围为1 μ m 10 μ m。可选的，所述电源电压由电荷泵电路产生。可选的，所述电平移位单元的第一驱动电源为所述第二电压、第二驱动电源为所述第三电压。可选的，所述第三电压为地线电压。基于上述行译码器的偏置电压产生电路，本发明还提供了一种存储器，包括行译码器和存储阵列，还包括上述行译码器的偏置电压产生电路。可选的，所述行译码器包括控制信号产生单元和字线电压输出单元，所述行译码器的偏置电压产生电路适于提供所述第一偏置电压至所述控制信号产生单元，提供所述第二偏置电压至所述字线电压输出单元。与现有技术相比，本发明技术方案提供的行译码器的偏置电压产生电路，通过两个驱动单元(第一驱动单元和第二驱动单元)分别输出第一偏置电压和第二偏置电压给行译码器的控制信号产生单元和字线电压输出单元。输出第一偏置电压的第一驱动单元的下拉晶体管使用驱动能力强的NMOS管，能够在对存储器进行擦除操作后快速放电，使第一偏置电压从第二电压迅速降至第三电压，保证行译码器中的控制信号产生单元输出逻辑正确的控制信号，因此能够保证行译码器施加正确的字线操作电压至与存储单元连接的字线。输出第二偏置电压的第二驱动单元的下拉晶体管使用驱动能力弱的NMOS管，能够在对存储器进行擦除操作后缓慢放电，使第二偏置电压从第二电压缓慢降至第三电压，流过下拉晶体管的下拉电流小，减小了流入地线的峰值电流，因此能够减小存储器的功率损耗。
图1是现有的一种行译码器的电路结构示意图；图2是现有的行译码器的偏置电压产生电路的结构示意图；图3是本发明实施例的行译码器的偏置电压产生电路的结构示意图。
具体实施例方式正如背景技术所描述的，存储器在进行擦除操作时，图1所示的行译码器所需的第一偏置电压biasl和第二偏置电压bias2由同一个驱动单元提供。对存储器的擦除操作结束后，第一偏置电压biasl和第二偏置电压bias2会由第二电压降至地线电压,若第一偏置电压biasl下降速度比较慢，图1所示控制信号产生单元11可能输出错误的第三控制信号SEL和第四控制信号SELb，造成存储器擦除操作的逻辑混乱。因此，图2所示驱动单元23中的NMOS管NI必须使用驱动能力强的晶体管，在存储器擦除操作结束后以便快速放电，使第一偏置电压biasl快速下降。然而，快速的放电导致流入地线的峰值电流很大，增大了存储器的功率损耗。因此，本技术方案的发明人经过研究，提供了一种行译码器的偏置电压产生电路，通过两个驱动单元分别给行译码器提供第一偏置电压biasl和第二偏置电压bias2，对存储器进行擦除操作时，保证行译码器施加正确的字线操作电压至与存储单元连接的字线，且能有效地减小功耗。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。下面结合附图和实施例对本发明具体实施方式
做详细的说明。图3是本发明实施例的行译码器的偏置电压产生电路的结构示意图，所述行译码器的偏置电压产生电路适于向所述行译码器提供第一偏置电压和第二偏置电压。参考图3，所述行译码器的偏置电压产生电路包括高压检测单元31、电平移位单元32、第一驱动单元33和第二驱动单元34。高压检测单元31，适于检测所述行译码器的电源电压，输出检测控制信号，所述电源电压在第一电压和第二电压之间变化，所述第一电压大于所述第二电压。参考图1，所述行译码器的电源电压Vep可由电荷泵电路提供，对存储器进行擦除操作时，所述电源电压V印为第一电压；不对存储器进行擦除操作时，所述电源电压Vep为第二电压，所述第二电压低于所述第一电压。在本实施例中，所述第一电压的取值范围为9V至15V，所述第二电压的取值范围为2V至3V。需要说明的是，本实施方式中所述第一电压和所述第二电压的取值可以根据实际需求进行选定，故所述第一电压和所述第二电压的取值不应作为对本发明的限定。在对存储器进行擦除操作时，所述行译码器的电源电压V印由所述第二电压上升至所述第一电压。为了保证所述行译码器施加正确的字线操作电压至存储单元连接的字线，需要所述高压检测单元31对所述电源电压Vep进行检测，当检测到所述电源电压Vep上升或下降至阈值电压时，所述高压检测单元31输出检测控制信号。需要说明的是，检测所述电源电压Vep上升时的阈值电压和下降时的阈值电压可以相同，也可以不同，具体电压值可以根据实际需求进行设定，在本实施例中，检测所述电源电压Vep上升时的阈值电压和下降时的阈值电压均为5V。具体地，对存储器进行擦除操作时，所述电源电压V印从所述第二电压上升至所述第一电压，在上升过程中，当所述电源电压Vep上升至所述阈值电压时，所述高压检测单元31输出的检测控制信号为低电平；擦除操作结束后，所述电源电压Vep从所述第一电压下将至所述第二电压，在下降过程中，当所述电源电压Vep下降至所述阈值电压时，所述高压检测单元31输出的检测控制信号为高电平。需要说明的是，在其它实施例中，当所述电源电压Vep上升至所述阈值电压时，所述高压检测单元31输出的检测控制信号可以为高电平；当所述电源电压Vep下降至所述阈值电压时，所述高压检测单元31输出的检测控制信号可以为低电平。电平移位单元32，适于接收所述检测控制信号，在所述检测控制信号的控制下输出驱动信号。所述电平移位单元32的第一驱动电源为所述第二电压、第二驱动电源为第三电压，所述第三电压小于所述第二电压，在本实施例中，所述第三电压为地线电压。在对存储器进行擦除操作时，在所述检测控制信号的控制下，所述电平移位单元32输出的驱动信号为所述第三电压；擦除操作结束后，在所述检测控制信号的控制下，所述电平移位单元32输出的驱动信号为所述第二电压。第一驱动单元33，包括第一 PMOS管Pl和第一 NMOS管NI，所述第一 PMOS管Pl和所述第一NMOS管NI的栅极相连并输入所述驱动信号，所述第一PMOS管Pl的源极输入所述第二电压，漏极与所述第一 NMOS管NI的漏极连接并输出所述第一偏置电压biasl，所述第
一NMOS管NI的源极输入所述第三电压。所述第一 NMOS管NI为所述第一驱动单元33的下拉晶体管，在存储器擦除操作结束后将所述第一偏置电压biasl下拉至所述第三电压。第二驱动单元34，包括第二 PMOS管P2和第二 NMOS管N2，所述第二 PMOS管P2和所述第二 NMOS管N2的栅极相连并输入所述驱动信号，所述第二 PMOS管P2的源极输入所述第二电压，漏极与所述第二 NMOS管N2的漏极连接并输出所述第二偏置电压bias2，所述第
二NMOS管N2的源极输入所述第三电压。所述第二 NMOS管N2为所述第二驱动单元34的下拉晶体管，在存储器擦除操作结束后将所述第二偏置电压bias2下拉至所述第三电压。所述第一 NMOS管NI的沟道宽长比大于所述第二 NMOS管N2的沟道宽长比，即所述第一 NMOS管NI为驱动能力强的晶体管，所述第二 NMOS管N2为驱动能力弱的晶体管。在本实施例中，所述第一 NMOS管NI的沟道宽度取值范围为ΙΟμπΓδΟμπι，沟道长度为最小沟道长度，所述最小沟道长度根据半导体工艺确定，例如，0.13 μ m的半导体工艺，所述最小沟道长度就是0.13 μπι,Ο.18ym的半导体工艺，所述最小沟道长度就是0.18um。所述第二NMOS管N2的沟道宽度取值范围为0.5 μ πΓ3 μ m，沟道长度取值范围为I μ πΓ Ο μ m。需要说明的是，本实施方式中所述第一 NMOS管NI和所述第二 NMOS管N2的沟道长度和宽度取值可以根据实际需求 进行选定，故所述第一 NMOS管NI和所述第二 NMOS管N2的沟道长度和宽度取值不应作为对本发明的限定。为更好地对本发明的实施例进行理解，下面结合附图对本发明技术方案行译码器的偏置电压产生电路的工作原理进行说明。参考图1，对存储器进行擦除操作时，行译码器的电源电压Vep由所述第二电压上升至所述第一电压。参考图3所示的行译码器的偏置电压产生电路，在所述电源电压Vep上升的过程中，所述电平移位单元32在所述高压检测单元31输出的检测控制信号的控制下，输出的驱动信号为所述第三电压。在所述驱动信号的控制下，所述第一驱动单元33中的第一 PMOS管Pl导通、第一 NMOS管NI截止，输出第一偏置电压biasl ;所述第二驱动单元34中的第二 PMOS管P2导通、第二 NMOS管N2截止，输出第二偏置电压bias2。所述第一偏置电压biasl和所述第二偏置电压bias2均为所述第二电压。继续参考图1，对于进行擦除操作的存储单元，控制信号产生单元11输入的第一控制信号A为低电平，第二控制信号B为高电平，因此，输出的第三控制信号SEL为所述第一电压，第四控制信号SELb被拉低至所述第一偏置电压biasl，字线电压输出单元12的字线电压输出端WL输出所述第一电压至进行擦除操作的存储单元连接的字线；对于不进行擦除操作的存储单元，控制信号产生单元11输入的第一控制信号A为高电平，第二控制信号B为低电平，因此，输出的第三控制信号SEL被拉低至所述第一偏置电压biasl，第四控制信号SELb为所述第一电压,字线电压输出单兀12的字线电压输出端WL输出所述第二偏置电压bias2至不进行擦除操作的存储单元连接的字线。需要说明的是，若不对行译码器的电源电压Vep进行检测，同时施加所述第一偏置电压biasl和所述第二偏置电压bias2，所述控制信号产生单元11输出的第三控制信号SEL和第四控制信号SELb可能出现错误，导致存储器无法进行正确的擦除。擦除操作结束后，行译码器的电源电压Vep由所述第一电压下降至所述第二电压。在所述电源电压Vep下降的过程中，所述电平移位单元32在所述高压检测单元31输出的检测控制信号的控制下，输出的驱动信号为所述第二电压。在所述驱动信号的控制下，所述第一驱动单元33中的第一 PMOS管Pl截止、第一 NMOS管NI导通，输出的第一偏置电压biasl被拉低至所述第三电压；所述第二驱动单元34中的第二 PMOS管P2截止、第二 NMOS管N2导通，输出的第二偏置电压bias2也被拉低至所述第三电压。由于所述第一 NMOS管NI为驱动能力强的晶体管，所述第二 NMOS管N2为驱动能力弱的晶体管，因此，所述第一偏置电压biasl能够很快地从所述第二电压下降至所述第三电压，保证行译码器中的所述控制信号产生单元11输出正确的控制信号。而所述第二偏置电压bias2可以缓慢地从所述第二电压下降至所述第三电压，流过所述第二 NMOS管N2的下拉电流小，减小了流入地线的峰值电流，从而减小存储器的功率损耗。本发明技术方案还提供了一种存储器，包括行译码器和存储阵列，还包括图3所示的行译码器的偏置电压产生电路，所述行译码器的偏置电压产生电路适于向所述行译码器提供第一偏置电压和第二偏置电压。所述行译码器可以为图1所示，包括控制信号产生单元11和字线电压输出单元12，所述行译码器的偏置电压产生电路适于提供所述第一偏置电压biasl至所述控制信号产生单元11，提供所述第二偏置电压bias2至所述字线电压输出单元12。综上所述，本发明技术方案提供的行译码器的偏置电压产生电路，在存储器进行擦除操作时，通过两个驱动单元分别输出行译码器所需的第一偏置电压和第二偏置电压。两个驱动单元分别使用驱动能力不同的下拉晶体管，即输出所述第一偏置电压的第一驱动单元的下拉晶体管使用驱动能力强的NMOS管，能够在对存储器进行擦除操作后快速放电，保证行译码器中的控制信号产生单元输出逻辑正确的控制信号，因此能够保证行译码器施加正确的字线操作电压至与存储单元连接的字线；输出第二偏置电压的第二驱动单元的下拉晶体管使用驱动能力弱的NMOS管，能够在对存储器进行擦除操作后缓慢放电，流过下拉晶体管的下拉电流小，减小了流入地线的峰值电流，因此能够减小存储器的功率损耗。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种行译码器的偏置电压产生电路，适于向所述行译码器提供第一偏置电压和第二偏置电压，其特征在于，包括: 高压检测单元，适于检测所述行译码器的电源电压，输出检测控制信号，所述电源电压在第一电压和第二电压之间变化，所述第一电压大于所述第二电压； 电平移位单元，适于接收所述检测控制信号，在所述检测控制信号的控制下输出驱动信号; 第一驱动单元，包括第一 PMOS管和第一 NMOS管，所述第一 PMOS管和所述第一 NMOS管的栅极相连并输入所述驱动信号，所述第一 PMOS管的源极输入所述第二电压，漏极与所述第一 NMOS管的漏极连接并输出所述第一偏置电压，所述第一 NMOS管的源极输入第三电压，所述第三电压小于所述第二电压； 第二驱动单元，包括第二 PMOS管和第二 NMOS管，所述第二 PMOS管和所述第二 NMOS管的栅极相连并输入所述驱动信号，所述第二 PMOS管的源极输入所述第二电压，漏极与所述第二 NMOS管的漏极连接并输出所述第二偏置电压，所述第二 NMOS管的源极输入所述第三电压，所述第一 NMOS管的沟道宽长比大于所述第二 NMOS管的沟道宽长比。
2.根据权利要求1所述的行译码器的偏置电压产生电路，其特征在于，所述第一NMOS管的沟道宽度取值范围为10 μ πΓ50 μ m,沟道长度为最小沟道长度。
3.根据权利要求2所述的行译码器的偏置电压产生电路，其特征在于，所述最小沟道长度根据半导体工艺确定。
4.根据要求I所述的行译码器的偏置电压产生电路，其特征在于，所述第二NMOS管的沟道宽度取值范围为0.5 μ πΓ3 μ m,沟道长度取值范围为I μ πΓ Ο μ m。
5.根据权利要求1所述的行译码器的偏置电压产生电路，其特征在于，所述电源电压由电荷泵电路产生。
6.根据权利要求1所述的行译码器的偏置电压产生电路，其特征在于，所述电平移位单元的第一驱动电源为所述第二电压、第二驱动电源为所述第三电压。
7.根据权利要求1所述的行译码器的偏置电压产生电路，其特征在于，所述第三电压为地线电压。
8.一种存储器，包括行译码器和存储阵列，其特征在于，还包括权利要求1至7任一项所述的行译码器的偏置电压 产生电路。
9.根据权利要求8所述的存储器，其特征在于，所述行译码器包括控制信号产生单元和字线电压输出单元，所述行译码器的偏置电压产生电路适于提供所述第一偏置电压至所述控制信号产生单元，提供所述第二偏置电压至所述字线电压输出单元。
全文摘要
一种行译码器的偏置电压产生电路及存储器，所述行译码器的偏置电压产生电路适于向所述行译码器提供第一偏置电压和第二偏置电压。所述行译码器的偏置电压产生电路包括高压检测单元，适于检测所述行译码器的电源电压，输出检测控制信号；电平移位单元，适于接收所述检测控制信号，在所述检测控制信号的控制下输出驱动信号；第一驱动单元，在所述检测控制信号的控制下提供所述第一偏置电压；第二驱动单元，在所述检测控制信号的控制下提供所述第二偏置电压。本发明技术方案的行译码器的偏置电压产生电路，通过两个驱动单元分别输出第一偏置电压和第二偏置电压，减小了对存储器进行擦除操作过程中的功率损耗。
文档编号G11C8/08GK103117085SQ20131003016
公开日2013年5月22日 申请日期2013年1月25日 优先权日2013年1月25日
发明者胡剑, 杨光军 申请人:上海宏力半导体制造有限公司