含FinFET的SRAM单元的制作方法
【专利摘要】本发明是含FinFET的SRAM单元。一种静态随机存储器(SRAM)包括第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET，以及与所述第一上拉FinFET和所述第二上拉FinFET形成交叉锁存的反相器的第一下拉FinFET和第二下拉FinFET。第一传输门FinFET连接至第一上拉FinFET和第一下拉FinFET的漏极。第二传输门FinFET连接至第二上拉FinFET和第二下拉FinFET的漏极，其中，第一和第二传输门FinFET是P型FinFET。P阱区位于SRAM单元的中心区以及第一和第二下拉FinFET的下面。第一和第二N阱区位于P阱区的相对侧。
【专利说明】含FinFET的SRAM单元
[0001]相关申请的交叉引用
[0002]本申请涉及下列于2012年11月30日提交的第13691187号标题为“含FinFET的SRAM单元”(代理案号TSM12-1032)的共同转让的专利申请，其全部内容结合于此作为参考。
【技术领域】
[0003]本发明涉及半导体领域，更具体地，涉及含FinFET的SRAM单元。
【背景技术】
[0004]静态随机存储器(SRAM)通常用于集成电路。SRAM单元具有无需刷新就能保持数据的有益特征。随着对集成电路速度的要求越来越高，SRAM单元的读取速度和写入速度变得更为重要。
【发明内容】
[0005]为解决上述问题，本发明提供了一种静态随机存储器(SRAM)单元，包括:第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET ;第一下拉FinFET和第二下拉FinFET，与第一上拉FinFET和第二上拉FinFET形成交叉锁存的反相器；第一传输门FinFET，连接至第一上拉FinFET和第一下拉FinFET的漏极；第二传输门FinFET，连接至第二上拉FinFET和第二下拉FinFET的漏极，其中，第一传输门FinFET和第二传输门FinFET是P型FinFET ;P阱区，位于SRAM单元的中心区中且位于第一下拉FinFET和第二下拉FinFET的下方；以及第一 N阱区和第二 N阱区，位于P阱区的相对侧。
[0006]该SRAM单元进一步包括长接触插塞，长接触插塞的纵向平行于第一传输门FinFET的半导体鳍的纵向，其中，长接触插塞使第一上拉FinFET的漏极区与第一下拉FinFET的漏极区互连。
[0007]该SRAM单元进一步包括对接接触插塞,对接接触插塞将长接触插塞连接至第二下拉FinFET的栅电极。
[0008]其中，第一上拉FinFET和第一传输门FinFET的栅电极互连，以形成连续的栅电极长条，并且连续的栅电极长条延伸进入P阱区和第一 N阱区。
[0009]其中，第一下拉FinFET是单鳍FinFET，而第一上拉FinFET和第一传输门FinFET是多鳍FinFET。
[0010]其中，第一下拉FinFET、第一上拉FinFET和第一传输门FinFET是单鳍FinFET。
[0011]其中，第一上拉FinFET和第一传输门FinFET的源极区和漏极区包括外延区，并且外延区包括娃锗。
[0012]此外，还提供了一种静态随机存储器(SRAM)单元，包括:P阱区，位于SRAM单元中；第一 N阱区和第二 N阱区，位于P阱区的相对侧；第一半导体鳍，位于第一 N阱区中；第二半导体鳍，位于P阱区中；第一栅电极，位于第一N阱区中，第一栅电极跨过第一半导体鳍以形成第一传输门场效应晶体管(FinFET);以及第二栅电极，延伸进入第一 N阱区和P阱区，第二栅电极与第一半导体鳍一起形成第一上拉FinFET，并与第二半导体鳍一起形成第一下拉 FinFET。
[0013]该SRAM单元进一步包括长接触插塞，长接触插塞将第一半导体鳍连接至第二半导体鳍，长接触插塞位于第一栅电极和第二栅电极之间且纵向平行于第一栅电极和第二栅电极。
[0014]该SRAM单元进一步包括:第三半导体鳍，位于第一N阱区中，第三半导体鳍与第二栅电极一起形成第二上拉FinFET ；以及第三栅电极，位于第一 N阱区中，第三栅电极与第三半导体鳍一起形成第二传输门FinFET。
[0015]其中，第二上拉FinFET和第二传输门FinFET是单鳍FinFET。
[0016]其中，第一上拉FinFET和第一传输门FinFET是多鳍FinFET。
[0017]其中，第一下拉FinFET是单鳍FinFET。
[0018]其中，第一上拉FinFET和第一传输门FinFET的源极区和漏极区包括外延区，并且外延区包括娃锗。
[0019]此外，还提供了一种静态随机存储器(SRAM)单元，包括:第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET ;第一下拉FinFET和第二下拉FinFET，与第一上拉FinFET和第二上拉FinFET形成交叉锁存的反相器；第一传输门FinFET，连接至第一上拉FinFET和第一下拉FinFET的第一漏极；第二传输门FinFET，连接至第二上拉FinFET和第二下拉FinFET的第二漏极，其中，第一传输门FinFET和第二传输门FinFET是P型FinFET ；第三上拉FinFET，其栅极连接至第二上拉FinFET和第二下拉FinFET的栅极；第三传输门FinFET,与第三上拉FinFET级联；P阱区，位于第一下拉FinFET和第二下拉FinFET下方；以及第一 N阱区和第二 N阱区，位于P阱区的相对侧，其中，第一上拉FinFET和第一传输门FinFET位于第一 N阱区中，并且第二上拉FinFET和第三上拉FinFET以及第二传输门FinFET和第三传输门FinFET位于第二 N阱区中。
[0020]其中，第一传输门FinFET、第二传输门FinFET和第三传输门FinFET以及第一上拉FinFET、第二上拉FinFET和第三上拉FinFET是P型FinFET。
[0021]其中，第三上拉FinFET和第三传输门FinFET形成SRAM单元的读取端口，并且第三传输门FinFET的栅极连接至读取字线。
[0022]其中，第一下拉FinFET是单鳍FinFET，而第一上拉FinFET和第一传输门FinFET是多鳍FinFET。
[0023]其中，第一下拉FinFET、第一上拉FinFET和第一传输门FinFET是单鳍FinFET。
[0024]其中，第一上拉FinFET和第一传输门FinFET的源极区和漏极区包括外延区，并且外延区包括娃锗。
【专利附图】
【附图说明】
[0025]为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中:
[0026]图1和图2示出了根据示例性实施例的静态随机存储器(SRAM)单元的电路图；
[0027]图3示出了鳍式场效应晶体管(FinFET)的透视图；[0028]图4示出了表明SRAM单元的层的示意截面图；
[0029]图5-图8示出了根据不同实施例的一些示例性SRAM单元的布局；
[0030]图9示出了根据示例性实施例的双端口 SRAM单元的电路图；以及[0031 ]图10示出了根据示例性实施例的图9中的双端口 SRAM单元的布局。
【具体实施方式】
[0032]下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
[0033]根据不同示例性实施例，提供了静态随机存储器(SRAM)单元。讨论了实施例的变化。在所有不同的图和讨论的实施例中，相同的参考标号用于表示相同的元件。
[0034]图1示出了根据一些实施例的SRAM单元10的电路图。SRAM单元10包括通道栅传输门晶体管PG-1和PG-2、上拉晶体管PU-1和PU-2 (P型金属氧化物半导体(PMOS)晶体管)以及下拉晶体管ro-Ι和ro-2(N型金属氧化物半导体(NMOS)晶体管)。根据一些实施例，通道栅传输门晶体管PG-1和PG-2是P型晶体管。通道栅传输门晶体管PG-1和PG-2的栅极连接至并受控于字线WL，而字线WL用于确定是否选择SRAM单元10。由上拉晶体管PU-1和TO-2以及下拉晶体管ro-1和ro-2形成的锁存器用于存储位元(比特)，其中，位元的互补值存储在存储节点110和112中。通过位线(BL)和位线条(BLB，bit-line bar,反向位线)可以将存储的位元写入SRAM单元10中或从SRAM单元10中读取，其中，BL和BLB可以携带互补的位线信号。由具有正电源电压(也可表示为Vdd)的正电源节点Vdd为SRAM单元10供电。SRAM单元10也连接至电源电压Vss，其可以是电接地。
[0035]上拉晶体管I3U-1和PU-2的源极分别连接至CVdd节点I和CVdd节点2，也进一步连接至电源电压Vdd。金属线CVdd可以携带电源电压Vdd。下拉晶体管ro-1和ro-2的源极分别连接至CVss节点I和CVss节点2,也进一步连接至电源电压Vss。金属线可以携带电压Vss。晶体管PU-1和ro-1的栅极连接至晶体管ro-2和ro-2的漏极，其中，连接节点是存储节点110。晶体管TO-2和ro-2的栅极连接至晶体管I3U-1和ro-1的漏极，其中，连接节点是存储节点112。传输门晶体管PG-1的源/漏极区与位线BL连接于位线节点。传输门晶体管PG-2的源/漏极区与位线条BLB连接于位线条节点。
[0036]图2示出了 SRAM单元10的可选电路图，其中，图1所示的晶体管PU-1和Η)_1被表不为第一反相器I，而晶体管PU-2和ro-2被表不为第二反相器2。第一反相器I的输出端连接至晶体管PG-1和第二反相器2的输入端。第二反相器2的输出端连接至晶体管PG-2和第二反相器2的输入端。
[0037]图3示出了 FinFET晶体管120的透视图，其可以是SRAM单元10中的任意一个FinFET,包括 PG-1,PU-U PD-1、PG-2、PU-2 和 PD-2。FinFET120 包括栅极介电层 117、栅电极114和半导体鳍，其中，半导体鳍包括中心鳍部分115、漏极区113和源极区116。隔离区118形成在半导体长条119的相对侧，而鳍部分115位于半导体长条119的上方。在一些示例性实施例中，鳍部分115可以与半导体长条119对齐，也可以包括与半导体长条119的材料相同的材料。在本公开的整个布局中，组合在一起的鳍部分115、漏极区113和源极区116表示半导体鳍14、20、34和/或40(例如，图5-图8)。虽然隔离区118可以是浅沟槽隔离(STI)区，但是也可以使用场氧化层区。栅极介电层117和栅电极114包括侧壁上的部分和鳍部分115的顶面。因此，漏极区113和源极区116之间的沟道包括侧壁部分和半导体鳍115的顶面部分。
[0038]在一些实施例中，通过将P型杂质(如硼、铟等)植入半导体鳍的端部，以形成P型FinFET PG-1、PG-2、PU-1和PU-2的漏极区113和源极区116。在可选的实施例中，通过蚀刻原鳍(如图5-8所示的鳍14和34)的端部形成凹槽、然后在凹槽中生长外延区的方式，形成漏极区113和源极区116。外延区可以包括S1、SiGe、SiGe C、Ge、或其组合。因此，如图3，在一些示例性实施例中，漏极区113和源极区116可以包括硅锗，而下面的半导体长条可以是硅长条。在外延过程中，P型杂质可以原位掺杂在源极区和漏极区。通过形成外延区，传输门FinFET PU-1和PU-2的驱动电流1n可以比下拉晶体管TO-1和H)_2的驱动电流1n更强,至少强于5%或更高。
[0039]图4示出了 SRAM单元10的示意截面图，SRAM单元10的层形成在半导体芯片或晶圆上。应注意，图4示意性地示出不同层级的互连结构和晶体管，并且可能不会反映出SRAM单元10的实际截面图。互连结构包括栅极接触层级、OD(其中，术语‘0D’代表‘有源区’)层级、通孔层级O,通孔I和通孔2以及金属层M1、M2和M3。每一层级和层包括一个或多个电介层和形成在其中的导电部件。处于相同层级的导电部件具有大致在同一平面的顶面和大致在同一平面的底面，上述导电部件也可以同时形成。栅极接触层级中的部件将晶体管(如示出的示例性晶体管I3U-1和PU-2)的栅电极连接至上层，如通孔O层级。OD层级中的部件将晶体管的源极区和漏极区、阱区的拾取区等连接至上层级，如通孔O层级。
[0040]图5示出了根据示例性实施例的SRAM单元10的布局。使用虚线示出SRAM单元10的外边界，其形成一个矩形。图1所示的节点CVdd节点1、CVdd节点2、CVss节点1、CVss节点2、位线节点和位线条节点也在图5中示出。并且，图5中也示出了一些其他节点，如字线接触。栅电极16与下层半导体鳍14形成上拉晶体管PU-1。栅电极16进一步与下层半导体鳍20形成下拉晶体管PD-1。栅电极18与下层半导体鳍14形成传输门晶体管PG-1，并且该鳍还形成上拉晶体管PU-1。栅电极36与下层半导体鳍34形成上拉晶体管PU-2。栅电极36进一步与下层半导体鳍40形成下拉晶体管Η)-2。栅电极38与下层半导体鳍34形成传输门晶体管PG-2，并且该鳍还形成上拉晶体管TO-2。
[0041]SRAM单元10包括P阱区和位于其相对侧上两个N阱区，即N阱I和N阱2。第一对接接触插塞Butt-CO用于将晶体管PU-2和Η)-2的栅电极36电连接至晶体管I3D-1的漏极区，并且第二对接接触插塞Butt-co用于将晶体管pu-1和ro-1的栅电极16电连接至晶体管ro-2的漏极区。对接接头Butt-CO形成在图4所示的接头层级和OD层级中。长接头24用于将鳍14 (FinFET PU-1的漏极区)连接至鳍20和第一对接接触Butt-CO，其中，长接头24和第一对接接触Butt-CO形成存储节点110 (也参见图1)。长接头24的纵向垂直于鳍14、20、34和40的纵向。长接头44用于将鳍34(FinFET PU-2的漏极区)连接至鳍40和第二对接接触Butt-CO，其中，长接头44和第二对接接触Butt-CO形成存储节点112 (也参见图1)。长接触44的纵向平行于长接触24的纵向。
[0042]图6-图8示出了根据可选的实施例的SRAM单元10的布局。除非另有说明，否则后续讨论的实施例中所涉及的元件基本上与相同元件一样，用图1-图5中所示的实施例中所使用的相同参考标号表示。因此，在图1-图5所示的实施例的讨论中能够找到关于后续讨论的实施例中所示元件的详情。
[0043]图6 示出了 SRAM 单元 10，除了 P 型 FinFET PG-1、PU_1、PG_2 和 PU-2 中的每个可以是包含多个(如，两个、三个、四个或多个)半导体鳍的多鳍FinFET以外，SRAM单元10与图5所示的实施例相似。虽然下拉FinFET PD-1和H)_2可以是单鳍FinFET，且每个单鳍FinFET包括单个半导体鳍(20或40)，但是下拉FinFET TO-1和TO-2也可以是多鳍FinFET。例如，如图6所示，P型FinFET PG-1和PU-1均包括两个鳍14，表示为14-1和14-2，并且P型FinFET PG-2和PU-2均包括两个鳍34，表示为34-1和34-2。通过增加多个鳍，可以提高P型FinFET ?6-1、？化1、？6-2和？化2的电流1011，因此，也提高了 SRAM单元10的速度。再参见图6，图6包括SRAM单元10，其包含形成在两个N阱区N阱I和N阱2之间的P阱区。
[0044]图7示出了 SRAM单元10，其中，上拉FinFET PU-1和PU-2均包括两个鳍14-1和14-2。但是，传输门FinFET PG-1和PG-2是单鳍FinFET。虽然下拉FinFET PD-1和PD-2可以是单鳍FinFET，但是也可以是多鳍FinFET。除了图7所示的靠近P阱区的鳍34_1没有延伸到下层栅电极38中，以及靠近P阱的鳍34-2延伸到下栅电极38中以外，图8示出的实施例类似于图7所示的实施例。但是，在图8中，鳍34-1延伸到下层栅电极38，而鳍34-2没有延伸到下层栅电极38。同样地，图7和图8所示的鳍14_1和14_2分别具有和鳍34-1和鳍34-2类似的布置。
[0045]图9示出了双端口 SRAM单元10’的电路图，其包括写入端口和读取端口。写入端口包括反相器I和反相器2，两者与图2中所示的反相器I和反相器2大致一样，其中，反相器I包括图1所示的FinFET PU-1和I3D-1，反相器2包括图1所示的FinFET PU-2和PD-2。写入端口进一步包括P型传输门FinFET W_PG_I和W_PG_2，其中，FinFET W_PG_1和W.PG-2的栅极连接至写入字线W-WL。通过互补的写入位线W-BL和W-BLB进行SRAM单元10’的写入。读取端 口包括反相器I和反相器2、上拉晶体管R_PU和传输门晶体管1?_?6。晶体管R_PU和R_PG是P型晶体管，也可以是FinFET，其结构与图3所示的结构相似。从SRAM单元中读取的数据被发送至位线R-BL。晶体管R_PU进一步连接至正电源CVdd和反相器I和反相器2的输入端口中的任意一个。晶体管R_PU和R_PG是级联的(cascaded)。晶体管R_PG的栅极可以连接至读取字线WL。
[0046]图10示出了双端口 SRAM单元10’的示例性布局，其包括位于两个N阱区的N阱I和N阱2之间的P阱区。P型FinFET R_PU和R_PG设置在N阱区的N讲2中。因此，为了容纳FinFET R_PU和R_PG，N阱区的N阱2的宽度W2大于N阱区的N阱I的宽度Wl。应该意识到，虽然将晶体管PG-1、PU-1、PG-2、PU-2、R_PU和R_PG显示成双鳍FinFET，但是它们均可以是单鳍FinFET或均可以包括两个以上的鳍。
[0047]根据本公开的示例性实施例，通过采用P型传输门FinFET，能够获得强驱动电流1n，并且提高了各自SRAM单元的速度。这些实施例对α粒子的诱导性错误具有很好的抵抗力。SRAM单元中的FinFET的源极区和漏极区的SiGe外延区的突起可以会导致低接触电阻，因此，进一步增强了驱动电流1n。通过使用突起的SiGe外延区，也提高了接触插塞落在源极区和漏极区的连接边界(landing margin)。
[0048]根据一些实施例，一种SRAM单元包括第一上拉FinFET和第二上拉FinFET，以及与第一上拉FinFET和第二上拉FinFET形成交叉锁存的反相器的第一下拉FinFET和第二下拉FinFET。第一传输门FinFET连接至第一上拉FinFET和第一下拉FinFET的漏极。第二传输门FinFET连接至第二上拉FinFET和第二下拉FinFET的漏极，其中，第一和第二传输门FinFET是P型FinFET。P阱区位于SRAM单元的中心区以及第一和第二下拉FinFET的下面。第一和第二 N阱区位于P阱区的相对侧。
[0049]根据其他实施例，一种SRAM单元包括位于SRAM单元中的P阱区、位于P阱区的相对侧的第一 N阱区和第二 N阱区、位于第一 N阱区的第一半导体鳍和位于P阱区的第二半导体鳍。第一栅电极位于第一N阱区。第一栅电极跨过第一半导体鳍以形成第一传输门FinFET。第二栅电极延伸到第一 N阱区和P阱区。第二栅电极与第一半导体鳍形成第一上拉FinFET以及与第二半导体鳍形成第一下拉FinFET。
[0050]根据其他实施例，一种SRAM单元包括第一上拉FinFET和第二上拉FinFET，以及与第一上拉FinFET和第二上拉FinFET形成交叉锁存的反相器的第一下拉FinFET和第二下拉FinFET。第一传输门FinFET连接至第一上拉FinFET和第一下拉FinFET的第一漏极。第二传输门FinFET连接至第二上拉FinFET和第二下拉FinFET的第二漏极，其中，第一和第二传输门FinFET是P型FinFET。第三上拉FinFET包括连接至第二上拉FinFET和第二下拉FinFEt的栅极的栅极。第三传输门FinFET与第三上拉FinFET级联。P阱区位于第一和第二下拉FinFET的下面。第一和第二 N阱区位于P阱区的相对侧。第一上拉FinFET和第一传输门FinFET位于第一 N阱区中。第二和第三上拉FinFET以及第二和第三传输门FinFET位于第二 N阱区中。
[0051]尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结构的工艺、机器、制造、材料组分、装置、方法或步骤本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
【权利要求】
1.一种静态随机存储器(SRAM)单元，包括: 第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET ； 第一下拉FinFET和第二下拉FinFET，与所述第一上拉FinFET和所述第二上拉FinFET形成交叉锁存的反相器； 第一传输门FinFET，连接至所述第一上拉FinFET和所述第一下拉FinFET的漏极；第二传输门FinFET，连接至所述第二上拉FinFET和所述第二下拉FinFET的漏极，其中，所述第一传输门FinFET和所述第二传输门FinFET是P型FinFET ； P阱区，位于所述SRAM单元的中心区中且位于所述第一下拉FinFET和所述第二下拉FinFET的下方；以及 第一 N阱区和第二 N阱区，位于所述P阱区的相对侧。
2.根据权利要求1所述的SRAM单元，进一步包括长接触插塞，所述长接触插塞的纵向平行于所述第一传输门FinFET的半导体鳍的纵向，其中，所述长接触插塞使所述第一上拉FinFET的漏极区与所述第一下拉FinFET的漏极区互连。
3.根据权利要求2所述的SRAM单元,进一步包括对接接触插塞,所述对接接触插塞将所述长接触插塞连接至所述第二下拉FinFET的栅电极。
4.根据权利要求1所述的SRAM单元，其中，所述第一上拉FinFET和所述第一传输门FinFET的栅电极互连，以形成连续的栅电极长条，并且所述连续的栅电极长条延伸进入所述P阱区和所述第一 N阱区。
5.根据权利要求1所述的SRAM单元,其中，所述第一下拉FinFET是单鳍FinFET,而所述第一上拉FinFET和所述第一传输门FinFET是`多鳍FinFET。
6.根据权利要求1所述的SRAM单元，其中，所述第一下拉FinFET、所述第一上拉FinFET和所述第一传输门FinFET是单鳍FinFET。
7.根据权利要求1所述的SRAM单元，其中，所述第一上拉FinFET和所述第一传输门FinFET的源极区和漏极区包括外延区，并且所述外延区包括硅锗。
8.一种静态随机存储器(SRAM)单元，包括: P阱区，位于所述SRAM单元中； 第一 N阱区和第二 N阱区，位于所述P阱区的相对侧； 第一半导体鳍，位于所述第一 N阱区中； 第二半导体鳍，位于所述P阱区中； 第一栅电极，位于所述第一 N阱区中，所述第一栅电极跨过所述第一半导体鳍以形成第一传输门场效应晶体管(FinFET);以及 第二栅电极，延伸进入所述第一 N阱区和所述P阱区，所述第二栅电极与所述第一半导体鳍一起形成第一上拉FinFET,并与所述第二半导体鳍一起形成第一下拉FinFET。
9.根据权利要求8所述的SRAM单元，进一步包括长接触插塞，所述长接触插塞将所述第一半导体鳍连接至所述第二半导体鳍，所述长接触插塞位于所述第一栅电极和所述第二栅电极之间且纵向平行于所述第一栅电极和所述第二栅电极。
10.一种静态随机存储器(SRAM)单元，包括: 第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET ； 第一下拉FinFET和第二下拉FinFET，与所述第一上拉FinFET和所述第二上拉FinFET形成交叉锁存的反相器； 第一传输门FinFET，连接至所述第一上拉FinFET和所述第一下拉FinFET的第一漏极； 第二传输门FinFET，连接至所述第二上拉FinFET和所述第二下拉FinFET的第二漏极，其中，所述第一传输门FinFET和所述第二传输门FinFET是P型FinFET ； 第三上拉FinFET，其栅极连接至所述第二上拉FinFET和所述第二下拉FinFET的栅极； 第三传输门FinFET，与所述第三上拉FinFET级联； P阱区，位于所述第一下拉FinFET和所述第二下拉FinFET下方；以及第一 N阱区和第二 N阱区，位于所述P阱区的相对侧，其中，所述第一上拉FinFET和所述第一传输门FinFET位于所述第一 N阱区中，并且所述第二上拉FinFET和所述第三上拉FinFET以及所述 第二传输门FinFET和所述第三传输门FinFET位于所述第二 N阱区中。
【文档编号】G11C11/413GK103854696SQ201310065008
【公开日】2014年6月11日 申请日期:2013年2月28日 优先权日:2012年11月30日
【发明者】廖忠志 申请人:台湾积体电路制造股份有限公司