用于操作sram单元的方法
【专利摘要】本发明公开了用于操作SRAM单元的方法和包括静态随机存储器(SRAM)阵列的电路。SRAM单元位于SRAM阵列中，并且包括p阱区、位于p阱区的相对侧的第一n阱区和第二n阱区以及第一和第二传输门FinFET。第一传输门FinFET和第二传输门FinFET是p型FinFET。CVss线位于p阱区上方，CVss线平行于p阱区和第一n阱区之间的界面。位线和位线条位于CVss线的相对侧。CVdd线横跨SRAM单元。CVss控制电路连接至CVss线。CVss控制电路被配置为将第一CVss电压和第二CVss电压提供给CVss线，其中，第一CVss电压和第二CVss电压互不相同。
【专利说明】用于操作SRAM单元的方法
[0001]本申请是2012 年 11 月 30 日提交的标题为“SRAM Cell Comprising FinFETs^共同转让的美国专利申请第13/691,373号的部分继续申请，其内容结合于此作为参考。
【技术领域】
[0002]本发明总的来说涉及集成电路，更具体地，涉及用于操作SRAM单元的方法。
【背景技术】
[0003]通常在集成电路中使用静态随机存储器(SRAM)。SRAM单元具有在不需要刷新的情况下保存数据的优点。随着对集成电路速度的要求越来越高，SRAM单元的读取速度和写入速度也变得更加重要。此外，分别需要足够的读裕度和写裕度来实现可靠的读写操作。然而，随着已经非常小的SRAM单元的持续缩小，这些要求变得越来越苛刻。
【发明内容】
[0004]根据本发明的一个方面，提供了一种电路，包括:静态随机存储器(SRAM)阵列；SRAM单元，位于SRAM阵列中，SRAM单元包括:p阱区、位于P阱区的相对侧的第一 η阱区和第二 η阱区以及第一传输门FinFET和第二传输门FinFET，第一传输门FinFET和第二传输门FinFET是ρ型FinFET ；CVss线，位于ρ阱区上方，CVss线平行于ρ阱区和第一 η阱区之间的界面；位线和位线条，位于CVss线的相对侧；CVdd线，横跨SRAM单元；以及CVss控制电路，连接至CV ss线，CVss控制电路被配置为将第一 CVss电压和第二 CVss电压提供给CVss线,第一 CVss电压和第二 CVss电压互不相同。
[0005]优选地，CVss线和ρ阱区相互电去耦，并且被配置为具有不同的电压。
[0006]优选地，SRAM单元进一步包括:第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET,分别位于第一 η讲区和第二 η讲区中；以及第一下拉FinFET和第二下拉FinFET,位于P阱区中。
[0007]优选地，该电路进一步包括:多条CVss线，每一条均连接至SRAM阵列中的一列；以及多个CVss控制电路，每一个均耦合至多条CVss线中的一条，多个CVss控制电路的每一个均被配置为向多条CVss线中的对应一条提供至少两个不同的电压。
[0008]优选地，该电路进一步包括连接至CVdd线的CVdd控制电路，CVdd控制电路被配置为将第一 CVdd电压和第二 CVdd电压提供给CVdd线，第一 CVdd电压和第二 CVdd电压互不相同。
[0009]优选地，SRAM阵列的所有列共用CVdd控制电路。
[0010]优选地，该电路进一步包括连接至位线和位线条的位线电压控制电路，位线电压控制电路被配置为提供与电源电压Vdd和Vss不同的位线电压。
[0011]根据本发明的另一方面，提供了一种电路，包括:静态随机存储器(SRAM)阵列，包括多行和多列SRAM单元，每个SRAM单元均包括:p阱区、位于ρ阱区的相对侧的第一 η阱区和第二 η阱区以及第一传输门FinFET和第二传输门FinFET，第一传输门FinFET和第二传输门FinFET是ρ型FinFET ；CVss线，位于ρ阱区上方；位线和位线条，位于CVss线的相对侧；CVdd线，横跨SRAM单元；以及CVdd控制电路，连接至CVdd线，CVdd控制电路被配置为将第一 CVdd电压和第二 CVdd电压提供给CVdd线，第一 CVdd电压和第二 CVdd电压互不相同。
[0012]优选地，该电路进一步包括耦合至CVdd控制电路的使能控制电路，使能控制电路被配置为响应于SRAM阵列的不同操作模式而生成不同的使能控制信号。
[0013]优选地，CVdd控制电路连接至SRAM阵列的所有列并且被配置为向SRAM阵列的所有列提供电压。
[0014]优选地，CVdd控制电路被配置为在SRAM阵列的待机模式期间提供减小的电压，其中，减小的电压小于在SRAM阵列的非待机模式期间提供给CVdd线的电压。
[0015]优选地，该电路进一步包括连接至位线和位线条的位线电压控制电路，位线电压控制电路被配置为提供与提供给SRAM阵列的电源电压Vdd和Vss不同的位线电压。
[0016]优选地，位线电压大于电源电压VdcL
[0017]优选地，SRAM单元进一步包括:第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET,分别位于第一 η讲区和第二 η讲区中；以及第一下拉FinFET和第二下拉FinFET,位于P阱区中。
[0018]优选地，该电路进一步包括连接至CVss线的CVss控制电路，CVss控制电路被配置为将第一 CVss电压和第二 CVss电压提供给CVss线,第一 CVss电压和第二 CVss电压互不相同。
[0019]根据本发明的又一方面，提供了一种方法，包括:通过将Vss电压提供给SRAM阵列的CVss线来对静态随机存储器(SRAM)阵列执行第一操作，其中，SRAM阵列包括多行和多列SRAM单元，每个SRAM单元包括:p阱区、位于ρ阱区的相对侧的第一 η阱区和第二 η阱区以及第一传输门FinFET和第二传输门FinFET，分别位于第一 η阱区和第二 η阱区中，第一传输门FinFET和第二传输门FinFET是ρ型FinFET ；以及通过将修正的Vss电压提供给CVss线来对SRAM阵列执行第二操作，Vss电压和修正的Vss电压互不相同。
[0020]优选地，在第一操作和第二操作期间，ρ阱区的电压分别不同于Vss电压和修正的Vss电压。
[0021]优选地，第一操作是读操作，而第二操作是写操作，其中，Vss电压小于修正的Vss电压。
[0022]优选地，Vss电压比修正的Vss电压小约30mV以上。
[0023]优选地，该方法进一步包括:在SRAM阵列的待机模式期间，将CVss线上的电压增加至大于Vss电压的第三电压。
【专利附图】
【附图说明】
[0024]为了更完整地理解本实施例及它们的优点，现在结合附图作为参考进行以下描述，其中:
[0025]图1和图2是根据示例性实施例的静态随机存储器(SRAM)单元的电路图；
[0026]图3是鳍式场效应晶体管(FinFET)的立体图；
[0027]图4示出了 SRAM单元的一些层的示意性截面图；[0028]图5至图8是根据各个实施例的一些示例性SRAM单元的布局；
[0029]图9是根据示例性实施例的两端口 SRAM单元的电路图；
[0030]图10示出了根据示例性实施例的图9中的两端口 SRAM单元的布局；
[0031]图11至图14是根据各个实施例的SRAM单元的电源线和信号线的布局；
[0032]图15至图18是根据各个实施例的SRAM单元的布局，其中组合了 FinFET、电源线和信号线的布局；
[0033]图19是根据示例性实施例的双端口 SRAM单元的电路图；
[0034]图20和图21示出了根据示例性实施例的双端口 SRAM单元的布局；
[0035]图22和图23不出了根据一些不例性实施例的生成Vss电压和修正的Vss电压并将这些电压分配到SRAM阵列的电路；
[0036]图24和图25示出了根据一些示例性实施例的生成Vdd电压和修正的Vdd电压并将这些电压分配到SRAM阵列的电路；
[0037]图26和图27示出了将压差施加于位线的电路；以及
[0038]图28不出了生成用于产生修正的Vss电压和修正的Vdd电压的压差的电路。【具体实施方式】
[0039]以下详细讨论本发明实施例的制造和使用。然而，应该理解，实施例提供了许多可在各种具体环境中具体化的可应用发明概念。所讨论的具体实施例是说明性的，但不限制本发明的范围。
[0040]根据各个示例性实施例提供了静态随机存储器(SRAM)单元。讨论了实施例的变形。在各个视图和示例性实施例中，类似参考标号用于表示类似部件。
[0041]图1示出了根据一些实施例的SRAM单元10的电路图。SRAM单元10包括传输门晶体管PG-1和PG-2、上拉晶体管PU-1和PU-2 (它们是P型金属氧化物半导体(PMOS)晶体管)以及下拉晶体管ro-Ι和ro-2(它们是N型金属氧化物半导体(NMOS)晶体管)。根据一些实施例，传输门晶体管PG-1和PG-2是P型晶体管。传输门晶体管PG-1和PG-2的栅极连接至确定是否选择SRAM单元10的字线并由字线来控制。由上拉晶体管I3U-1和PU-2以及下拉晶体管ro-Ι和ro-2形成的锁存器存储一位，其中，位的互补值存储在存储节点110和存储节点112中。可以通过位线(BL)和位线条(BLB，反向位线)向/从SRAM单元10写入/读取已存储的位，其中，BL和BLB可承载互补位线信号。通过具有正电源电压(也表示为Vdd)的正电源节点Vdd给SRAM单元10供电。SRAM单元10还连接至可以电接地的电源电压Vss。
[0042]上拉晶体管PU-1和PU-2的源极分别连接至CVdd节点I和CVdd节点2，CVdd节点I和CVdd节点2进一步连接至电源电压Vdd。如图11至图21所示,可通过金属线CVdd线、CVdd线I和CVdd线2承载电源电压Vdd。下拉晶体管ro-1和ro-2的源极分别连接至CVss节点I和CVss节点2，CVss节点I和CVss节点2进一步连接至电源电压Vss。同样如图11至图21所示,可通过金属线CVss线、CVss线I和CVss线2承载电压Vss。晶体管PU-1和ro-1的栅极连接至晶体管ro-2和ro-2的漏极，其中，连接节点是存储节点ιιο。晶体管PU-2和ro-2的栅极连接至晶体管I3U-1和ro-1的漏极，其中，连接节点是存储节点112。传输门晶体管PG-1的源极/漏极区连接至位线节点处的位线BL。传输门晶体管PG-2的源极/漏极区连接至位线条节点处的位线条BLB。
[0043]图2示出了 SRAM单元10的可选电路图，其中，图1中的晶体管PU-1和Η)_1表示为第一反相器(反相器I)，而晶体管PU-2和ro-2表示为第二反相器(反相器2)。第一反相器的输出端连接至晶体管PG-1和第二反相器的输入端。第二反相器的输出端连接至晶体管PG-2和第一反相器的输入端。
[0044]图3示出了 FinFET晶体管120的立体图，其可以是SRAM单元10中的任意FinFET，包括 PG-l、PU-l、PD-l、PG-2、PU-2 和 PD-2。FinFET120 包括栅极介电层 117、栅电极 114 和半导体鳍，其中，半导体鳍包括中央鳍部115、漏极区113和源极区116。在其上定位有鳍部115的半导体带119的相对侧形成隔离区118。在一些示例性实施例中，鳍部分115可与半导体带119对齐，并且可以包括与半导体带119相同的材料。在本发明的布局中，鳍部115、漏极区113和源极区116组合表示半导体鳍14、20、34和/或40(例如，图5至图8)。隔离区118可以是浅槽隔离(STI)区，虽然还可以使用场氧化物区域。栅极介电层117和栅电极114包括位于鳍部115的侧壁和顶面上的部分。因此，漏极区113和源极区116之间的偷到包括半导体鳍115的侧壁部分和顶面部分。
[0045]在一些实施例中，通过将诸如硼、铟等的ρ型杂质注入到半导体鳍的底部来形成P型FinFET PG-1、PG-2、PU-1和PU-2的漏极区113和源极区116。在可选实施例中，通过蚀刻原始鳍(诸如图5至图8中的鳍14和鳍34)的底部来形成凹槽并在凹槽中生长外延区来形成漏极区113和源极区116。外延区可包括S1、SiGe、SiGe C、Ge或它们的组合。因此，在图3中，在一些示例性实施例中，漏极区113和源极区116可包括硅锗，而下面的半导体带可以是硅带。在外延期间，可在源极区和漏极区中原位掺杂P型杂质。通过形成外延区，传输门FinFET PU-1和PU-2的驱动电流1n可以比下拉晶体管I3D-1和TO-2的驱动电流1n大至少5%以上。
[0046]图4示出了 SRAM单元10的截面图，在半导体芯片或晶圆上形成多层。应当注意，图4示意性地示出互连结构和晶体管的各层，但是其并不反映实际的SRAM单元10的截面图。互连结构包括栅极接触层、OD(术语“0D”表示“有源区域”)层、通孔层(Via_0、Via_l和Via_2)以及金属层(M1、M2和M3)。每一层均包括一个或多个介电层以及形成在介电层中的导电部件。位于同一水平的导电部件可以具有相互基本齐平的顶面、相互基本齐平的底面，并且这些导电部件可以同时形成。栅极接触层中的部件将晶体管(诸如所示的示例性晶体管PU-1和PU-2)的栅电极连接至下面的层(诸如Via_0层)。OD层中的部件将晶体管的源极区和漏极区、阱区的拾取区等连接至诸如Via_0层的下层。
[0047]图5示出了根据示例性实施例的SRAM单元10的布局。使用形成矩形的虚线示出SRAM单元10的外边界。图5还示出了图1所示节点(CVdd-节点l、CVdd_节点2、CVss_节点1、CVss-节点2、位线节点和位线条节点)。此外，图5还示出了诸如字线接触件的一些其它节点。栅电极16与下面的半导体鳍14形成上拉晶体管PU-1。栅电极16与下面的半导体鳍20进一步形成下拉晶体管ro-1。栅电极18与下面的半导体鳍14(其还是形成上拉晶体管PU-1的半导体鳍)形成传输门晶体管PG-1。栅电极36与下面的半导体鳍34形成上拉晶体管PU-2。栅电极36与下面的半导体鳍40进一步形成下拉晶体管Η)-2。栅电极38与下面的半导体鳍34 (其还是形成上拉晶体管PU-2的半导体鳍)形成传输门晶体管PG-2。[0048]SRAM单元10包括P阱区以及位于P阱区相对侧的两个N阱区(N阱I和N阱2)。第一对接接触插塞Butt-CO用于将晶体管PU-2和Η)-2的栅电极36电连接至晶体管I3D-1的漏极区，而第二对接接触插塞Butt-co用于将晶体管pu-1和ro-1的栅电极16电连接至晶体管ro-2的漏极区。在图4中，接触层和OD层中形成对接的接触件Butt-co。长接触件24用于将鳍14 (FinFET PU-1的漏极区)连接至鳍20和第一对接接触件Butt-CO，其中，长接触件24和第一对接接触件Butt-CO形成存储节点110 (参照图1)。长接触件24的轴向垂直于鳍14、鳍20、鳍34和鳍40的轴向。长接触件44用于将鳍34 (FinFET PU-2的漏极区)连接至鳍40和第二对接接触件Butt-CO，其中，长接触件44和第二对接接触件Butt-CO形成存储节点112 (参照图1)。长接触件44的轴向平行于长接触件24的轴向。
[0049]图6至图8示出了根据可选实施例的SRAM单元10的布局。除非另有说明，否则随后讨论的实施例中的部件与图1至图5所示实施例中通过相同的参考符号表示的相同部件基本上相同。因此，关于随后讨论的实施例中所示部件的描述可以在图1至图5所示的实施例的讨论中发现。
[0050]图6示出了与图5中的实施例相似的SRAM单元10，除了 ρ型FinFETPG-1、PU-UPG-2和PU-2均可以是包括多个(诸如两个、三个、四个或更多个)半导体鳍的多鳍FinFET。下拉FinFET I3D-1和Η)-2可以是单鳍FinFET，它们均包括单个半导体鳍(20或40)，虽然它们还可以是多鳍FinFET。例如，如图6所示，ρ型FinFET PG-1和PU-1均包括表示为14_1和14-2的两个鳍14，而ρ型FinFET PG-2和PU-2均包括表示为34_1和34_2的两个鳍34。通过增加更多的鳍，提高了 P型FinFET PG-1、PU-U PG-2和PU-2的电流1n，因此提高了SRAM单元10的速度。此外， 图6所包括的SRAM单元10包括形成在两个N阱区(N阱I和N阱2)之间的P阱区。
[0051]图7示出了 SRAM单元10，其中，上拉FinFET PU-1和PU-2均包括两个鳍。然而，传输门FinFET PG-1和PG-2是单鳍FinFET。下拉FinFETPD-1和PD-2可以是单鳍FinFET，虽然它们还可以是多鳍FinFET。图8示出了与图7中的实施例相似的实施例，除了在图7中，靠近P阱区的鳍34-1没有在栅电极38下方延伸，而靠近P阱的鳍34-2在栅电极38下方延伸。然而，在图8中，鳍34-1在栅电极38下方延伸，而鳍34-2没有在栅电极38下方延伸。类似地，图7和图8中的鳍14-1和鳍14-2具有分别与鳍34-1和鳍34_2相似的布局。
[0052]图9示出了包括写端口和读端口的两端SRAM单元10'的电路图。写端口包括与图2中的反相器(反相器I和反相器2)基本相同的反相器(反相器I和反相器2)，其中，反相器I包括图1中的FinFET PU-1和PD-1，而反相器2包括图1中的FinFET PU-2和PD-2。写端口进一步包括ρ型传输门FinFET W_PG_1和W_PG_2，其中，FinFET '\0^_1和评_PG-2的栅极耦合至写字线W-WL。通过互补写位线W-BL和W-BLB来执行SRAM单元10丨的写入。读端口包括反相器(反相器I和反相器2)、上拉晶体管R_PU和传输门晶体管1?_?6。晶体管R_PU和晶体管R_PG是ρ型晶体管，并且可以是FinFET，它们的结构与图3所示的结构相似。从SRAM单元读取的数据被发送至读位线R-BL。晶体管R_PU进一步耦合至正电源CVdd以及反相器(反相器I和反相器2)的输入端中的任一个。晶体管R_PU和晶体管R_PG串联。晶体管R_PG的栅极可以耦合至读字线WL。
[0053]图10示出了两端口 SRAM单元1(V的示例性布局，其包括位于两个N阱区(N阱I和N阱2)之间的P阱区。P型FinFET R_PU和R_PG设置在N阱区(N阱2)中。因此，为了容纳FinFET R_PU和R_PG，N阱区(N阱2)的宽度W2大于N阱区(N阱I)的宽度Wl。应当理解，虽然晶体管PG-1、PU-1、PG-2、PU-2、R_PU和R_PG以双鳍FinFET示出，但是每个晶体管均可以是单鳍FinFET，或者可以包括两个以上的鳍。
[0054]图11至图21示出了根据可选实施例的电路图或布局，其示出了 SRAM单元的电源线和信号线如何布局。参照图11，3狀11单元10包括边界1(^、1(?、10(:和100，单元边界形成矩形。单元边界IOA和IOB相对并被称为长单元边界。单元边界IOC和IOD相对且被称为短单元边界，其短于长边界IOA和10B。
[0055]在一些实施例中，SRAM单元10的长度L3大于SRAM单元10的宽度W3，其中，在垂直于鳍14、20、34和40(参照图15)的纵向并且平行于栅电极16、18、36和38的纵向的方向上测量长度L3。在垂直于长度L3的方向上测量宽度W3。比例L3/W3可以大于约1.5、大于约2、大于约2.5或者大于约3。因此，SRAM单元10是细长单元。
[0056]承载SRAM单 元10的电压VSS的金属线CVss线与金属线位线和位线条(参见图1)位于相同的金属层中。金属线(位线和位线条)分别承载位线信号和位线条信号。CVss线可位于金属线位线和位线条之间。在一些实施例中，线(CVss线、位线和位线条)位于金属层Ml (图4)中。此外，CVss线的宽度W4可以大于线(位线和位线条)的宽度W5，其中比例14/胃5可大于约1.5，或者大于约2。金属线(CVss线、位线和位线条)垂直于长单元边界IOA和IOB并跨越长单元边界IOA和10B。因此，CVss线位于SRAM单元内的部分的长度可以等于W3。
[0057]金属线(字线)和金属线(CVdd线I和CVdd线2)相互平行并位于相同的金属层中。金属线(CVdd线I和CVdd线2)承载电源电压Vdd。字线位于可以与SRAM单元10的相对长边界重叠的线(CVdd线I和CVdd线2)之间。字线以及CVdd线I和CVdd线2垂直于短单元边界IOC和IOD并跨越短单元边界IOC和10D。CVdd线位于SRAM单元内的部分的长度可以等于L3。在一些实施例中，字线以及CVdd线I和CVdd线2可以位于金线层M2(图4)中。通孔位于金属层Ml和M2之间，并且使用具有圆圈和位于圆圈中的“X”标记的符号来示出将金属层Ml中的金属线连接至下面的接触插塞的通孔。
[0058]根据一些实施例，由于长度L3大于宽度W3，所以在SRAM单元10的长度方向布置CVss线为分配CVss线提供更多空间。因此，可增加CVss线的宽度W4。这样为SRAM单元10和对应的SRAM阵列提供良好的接地能力。
[0059]图12示出了根据可选实施例的SRAM单元10的信号线和电源线的布局。这些实施例与图11中的实施例类似，除了 CVdd线I和CVdd线2平行于CVss线、位线和位线条。此外，可以在CVdd线I和CVdd线2之间分配CVss线、位线和位线条。在这些实施例中，CVss线、位线、位线条、CVdd线I和CVdd线2垂直于长边界IOA和10B，因此，存在更多空间来分配这些线。根据一些实施例，CVss线、位线、位线条、CVdd线I和CVdd线2可位于金属层Ml (图4)中。根据一些实施例，字线可以垂直于CVss线并位于金属层M2 (图4)中。
[0060]图13示出了根据可选实施例的SRAM单元10的信号线和电源线的布局。这些实施例与图12中的实施例类似，除了金属层M2 (图4)中还具有附加CVdd线。附加CVdd线可与长边界IOA重叠(并且可以平行于长边界10A)。金属层M2中的CVdd线可以与位于金属层Ml中的金属线(CVdd线I和CVdd线2)形成电力网。[0061]图14示出了根据可选实施例的SRAM单元10的信号线和电源线的布局。在这些实施例中，CVss线、位线、位线条、CVdd线I和CVdd线2可以位于金属层M2 (图4)中。接合焊盘(landing pad) 52形成在金属层Ml中并通过通孔54连接至下面对应的线(CVss线、位线、位线条、CVdd线I和CVdd线2)。此外，CVss线、位线、位线条、CVdd线I和CVdd线2垂直于长边界IOA和10B。
[0062]图15示出了包括图5中FinFET的布局以及图11中信号线和电源线的布局的组合布局。组合布局示出了 FinFET以及信号线和电源线之间的关系。参照图5和图11已讨论了关于布局的描述，因此本文不再重复。由于位线和位线条分别连接至传输门FinFET PG-1和PG-2的源极/漏极区，所以位线和位线条被分配为分别与N阱区N阱I和N阱2重叠。如图1所示，下拉FinFET I3D-1和Η)-2的源极连接至电源电压Vss。因此，通过将CVss线分配为与P阱区重叠，容易将电源电压Vss提供给下拉FinFET PD-1和H)_2的源极区。
[0063]类似地，图16示出了包括图6中FinFET的布局以及图11中信号线和电源线的布局的组合布局。图17示出了包括图6中FinFET的布局以及图13中信号线和电源线的布局的组合布局。应当理解，图15至图17仅提供了图5至图8中的布局如何与图11至图14中的布局组合的几个实例。根据其他实施例，图5至图8中的任意布局可以与图11至图14中的任意布局方案组合。
[0064]图18示出了包括图10中的两端口 SRAM单元1(V以及信号线和电源线的相应布局的布局。根据一些实施例，CVss线、W-BL、W-BLB、CVdd线I和CVdd线2位于金属层Ml (图4)中，并且垂直于SRAM单元10'的长边界IOA和10B。写字线W-WL和读字线R-WL可被分配到金属层M2 (参见图4)中并且平行于长边界IOA和10B。
[0065]图19示出了双端口 SRAM单元10"的电路图，其包括端口 A和端口 B，每个端口均可以被配置为读端口或写端口。端口 A包括反相器I和反相器)，它们与图2中的反相器I和反相器2基本相同。端口 A进一步包括ρ型传输门FinFET PG-1和PG-2，其中，FinFETPG-1和PG-2的栅极耦合至字线WL-A。FinFET PG-1和PG-2分别进一步耦合至互补位线BL-A和BLB-A0端口 B包括反相器I和反相器2以及ρ型传输门FinFET PG-3和PG-4，其中，FinFET PG-3和PG-4的栅极耦合至字线WL-B。FinFET PG-3和PG-4分别进一步耦合至互补位线BL-B和BLB-B。可以参照图5至图8中的布局实现双端口 SRAM单元10"的布局，其中，所有的下拉FinFET均位于ρ阱区中，而所有的上拉FinFET和传输门FinFET位于第一和第二 η阱区(N阱I和N阱2)中。
[0066]图20和图21示出了根据示例性实施例的位于双端口 SRAM单元10"中的金属线的布局。根据这些实施例，如图20所示，CVss线位于CVdd线I和CVdd线2之间。位线BL-B、BLB-B、BLB-A和BL-A设置在CVss线的外侧。在一些实施例中，CVss线、CVdd线I和CVdd线2以及位线BLB-A、BLB-B、BL-A和BL-B位于金属层Ml (图4)中。根据一些实施例，可以将字线WL-A和WL-B分配在金属层M2 (图4)中。屏蔽线SL-A和SL-B可被分配为平行于CVss线，并且可连接至诸如VDD或VSS的恒定电压。屏蔽线SL-A和SL-B也可位于金属层Ml中ο
[0067]图21的布局与图20的布局相似，除了没有形成屏蔽线SL-A和SL_B，并且将CVdd线2设置在位线BLB-A和BLB-B之间以及将CVdd线I设置在位线BL-A和BL-B之间。虽然未在图20和图21中示出，但是例如SRAM单元10"的布局还可以包括与图5相似的位于两个N阱区之间的P阱区。
[0068]根据本发明的实施例，可以使用与Vdd和Vss电压不同的修正电压来写入或读取SRAM单元。可对字线、位线、CVss线、CVdd线等施加修正电压。表1至表4示出SRAM阵列的读写操作和待机模式的一些示例性电压。在表1至表4中，列出了可对SRAM单元执行的操作以及向对应电压线施加的示例性电压。表1至表4中列出的电压线包括连接至SRAM阵列的电源线(CVdd线和CVss线)以及信号/控制线(位线、位线条和字线)，其中，在图22至图25中示意性示出SRAM阵列。
[0069]表1至表3中所示的操作包括写入数据“I”、写入数据“O”以及“读出数据”。操作“写入数据“I””是指将逻辑高数据(“I”)写入对应的SRAM单元，而操作“写入数据“O””是指将逻辑低数据(“O”)写入对应的SRAM单元。符号“Vdd(l)”是指将与正电源电压Vdd相同的电压施加到对应的电压线。符号“Vss (O)”是指将与电源电压Vss相同的电压施加到对应的电压线。在本文的描述中，不详细讨论施加Vdd(I)或Vss (O)的电压，但是可以参照表1至表4找到对应的电压。
[0070]表1列出了可对单端口 SRAM单元执行的操作以及向连接至单端口 SRAM单元的电压线施加的示例性电压。图1示出了单端口 SRAM单元的示例性电路图。图11至图17示出了单端口 SRAM单元的示例性布局和电压线。表1所示的电压线对应于图11至图17中具有相同名称的电压线，除了表1中“CVdd线”对应于图11至图17中的电压线(“CVdd线I”和“CVdd线2”)，其表示如果表1中的CVdd线具有值“Vdd(I) ”，则图11至图17中的CVdd线I和CVdd线2均施加有电压Vdd。
[0071]表1
[0072]
【权利要求】
1.一种电路,包括: 静态随机存储器(SRAM)阵列； SRAM单元,位于所述SRAM阵列中，所述SRAM单元包括: P阱区； 第一 η阱区和第二 η阱区，位于所述P阱区的相对侧；和 第一传输门FinFET和第二传输门FinFET，所述第一传输门FinFET和所述第二传输门FinFET 是 p 型 FinFET ； CVss线，位于所述P阱区上方，所述CVss线平行于所述P阱区和所述第一 η阱区之间的界面； 位线和位线条，位于所述CVss线的相对侧； CVdd线，横跨所述SRAM单元；以及 CVss控制电路，连接至所述CVss线，所述CVss控制电路被配置为将第一 CVss电压和第二 CVss电压提供给所述CVss线，所述第一 CVss电压和所述第二 CVss电压互不相同。
2.根据权利要求1所述的电路，其中，所述CVss线和所述P阱区相互电去稱，并且被配置为具有不同的电压。
3.根据权利要求1所述的电路，其中，所述SRAM单元进一步包括: 第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET，分别位于所述第一 η阱区和所述第二η阱区中；以及 第一下拉FinFET和第二下拉FinFET,位于所述p讲区中。
4.根据权利要求1所述的电路，进一步包括: 多条CVss线，每一条均连接至所述SRAM阵列中的一列；以及多个CVss控制电路，每一个均耦合至所述多条CVss线中的一条，所述多个CVss控制电路的每一个均被配置为向所述多条CVss线中的对应一条提供至少两个不同的电压。
5.根据权利要求1所述的电路，进一步包括连接至所述CVdd线的CVdd控制电路，所述CVdd控制电路被配置为将第一 CVdd电压和第二 CVdd电压提供给所述CVdd线，所述第一 CVdd电压和所述第二 CVdd电压互不相同。
6.根据权利要求5所述的电路，其中，所述SRAM阵列的所有列共用所述CVdd控制电路。
7.根据权利要求1所述的电路，进一步包括连接至所述位线和所述位线条的位线电压控制电路，所述位线电压控制电路被配置为提供与电源电压Vdd和Vss不同的位线电压。
8.—种电路,包括: 静态随机存储器(SRAM)阵列，包括多行和多列SRAM单元，每个SRAM单元均包括: P阱区； 第一 η阱区和第二 η阱区，位于所述P阱区的相对侧；和 第一传输门FinFET和第二传输门FinFET，所述第一传输门FinFET和所述第二传输门FinFET 是 p 型 FinFET ； CVss线，位于所述P阱区上方； 位线和位线条，位于所述CVss线的相对侧； CVdd线，横跨所述SRAM单元；以及CVdd控制电路，连接至所述CVdd线，所述CVdd控制电路被配置为将第一 CVdd电压和第二 CVdd电压提供给所述CVdd线，所述第一 CVdd电压和所述第二 CVdd电压互不相同。
9.根据权利要求8所述的电路，进一步包括耦合至所述CVdd控制电路的使能控制电路，所述使能控制电路被配置为响应于所述SRAM阵列的不同操作模式而生成不同的使能控制信号。
10.一种方法，包括: 通过将Vss电压提供给SRAM阵列的CVss线来对静态随机存储器(SRAM)阵列执行第一操作，其中，所述SRAM阵列包括多行和多列SRAM单元，每个SRAM单元包括: P阱区； 第一 η阱区和第二 η阱区，位于所述P阱区的相对侧；和 第一传输门FinFET和第二传输门FinFET,分别位于所述第一 η讲区和所述第二 η讲区中，所述第一传输门FinFET和所述第二传输门FinFET是ρ型FinFET ;以及 通过将修正的Vss电压提供给所述CVss线来对所述SRAM阵列执行第二操作，所述Nss电压和所述修正的Vss电压 互不相同。
【文档编号】G11C11/413GK103971731SQ201310148777
【公开日】2014年8月6日 申请日期:2013年4月25日 优先权日:2013年1月25日
【发明者】廖忠志 申请人:台湾积体电路制造股份有限公司