包括鳍式场效应晶体管的静态随机存取存储器单元的制作方法

包括鳍式场效应晶体管的静态随机存取存储器单元的制作方法
【专利摘要】本发明涉及包括鳍式场效应晶体管的静态随机存取存储器单元。一种静态随机存取存储(SRAM)单元包括与第一方向平行的第一长边界和第二长边界，以及与第二方向平行的第一短边界和第二短边界，其中，第二方向与第一方向垂直。第一长边界和第二长边界比第一短边界和第二短边界长并且与第一短边界和第二短边界形成矩形。传送VSS电源电压的CVss线穿越第一长边界和第二边界。CVss线与第二方向平行。位线和位线条位于CVss线的相对侧上。位线和位线条被配置成用于传送互补位线信号。本发明还提供了包括FinFET的SRAM单元。
【专利说明】包括鳍式场效应晶体管的静态随机存取存储器单元
[0001]相关申请的交叉参考
[0002]本申请涉及以下共同受让的于2012年11月30日提交并且名称为“SRAM CellComprising FinFETs”的第13/691，373号美国专利申请(代理人卷号TSM12-0841)，其全部内容结合于此作为参考。
【技术领域】
[0003]本发明一般地涉及半导体【技术领域】，更具体地，涉及SRAM单元。
【背景技术】
[0004]静态随机存取存储器(SRAM)普遍用于集成电路中。SRAM单元具有保持数据却不需要重新恢复的有利特征。随着对集成电路的速度的要求的不断增加，SRAM单元的读取速度和写入速度也变得更重要。

【发明内容】

[0005]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种静态随机存取存储(SRAM)单元，包括:第一长边界和第二长边界，与第一方向平行；第一短边界和第二短边界，与第二方向平行，所述第二方向与所述第一方向垂直，其中，所述第一长边界和所述第二长边界比所述第一短边界和所述第二短边界长并且与所述第一短边界和所述第二短边界形成矩形；CVss线，穿越所述第一长边界和所述第二长边界传送VSS电源电压，所述CVss线与所述第二方向平行；以及位线和位线条，位于所述CVss线的相对侧，所述位线和所述位线条被配置成传送互补位线信号。
[0006]在该SRAM单元中，所述CVss线比所述位线和所述位线条宽。
[0007]在该SRAM单元中，所述第一长边界的长度与所述第一短边界的长度的比率大于约2。
[0008]该SRAM单元还包括:p讲区，位于所述SRAM单元的中心区处,其中，所述CVss线与所述P阱区重叠；以及第一 η阱区和第二 η阱区，位于所述P阱区的相对侧。
[0009]该SRAM单元还包括:第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET，分别形成在所述第一 η阱区和所述第二 η阱区上；第一下拉FinFET和第二下拉FinFET，形成在所述P阱区上；以及第一传输门FinFET和第二传输门FinFET，形成在所述第一 η阱区和所述第二 η阱区上。
[0010]该SRAM单元还包括:与所述第一方向平行的字线。
[0011]该SRAM单元还包括:与所述第一方向平行并位于所述字线的相对侧的第一 CVdd线和第二 CVdd线，所述第一 CVdd线和所述第二 CVdd线被配置成传送正电源电压。
[0012]该SRAM单元还包括:与所述第二方向平行并位于所述CVss线的相对侧的第一CVdd线和第二 CVdd线，所述第一 CVdd线和所述第二 CVdd线被配置成传送正电源电压。
[0013]该SRAM单元还包括:与所述第一方向平行的第三CVdd线，所述第三CVdd线位于所述第一 CVdd线和所述第二 CVdd线的上方并与所述第一 CVdd线和所述第二 CVdd线连接。
[0014]根据本发明的另一方面，提供了一种静态随机存取存储(SRAM)单元，包括:p阱区；第一η阱区和第二η阱区，位于所述ρ阱区的相对侧；CVss线，传送VSS电源电压且位于所述P阱区的上方，所述CVss线与所述ρ阱区和所述第一 η阱区之间的界面平行；第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET，分别位于所述第一 η阱区和所述第二 η讲区中；第一下拉FinFET和第二下拉FinFET,位于所述ρ讲区中；以及第一传输门FinFET和第二传输门FinFET，分别位于所述第一 η阱区和所述第二 η阱区中。
[0015]该SRAM单元还包括:位于所述CVss线的相对侧的位线和位线条,其中，所述位线和所述位线条被配置成传送互补位线信号。
[0016]该SRAM单元还包括:长边界和短边界，所述短边界比所述长边界短，所述CVss线与所述短边界平行。
[0017]在该SRAM单元中，所述长边界的长度与所述短边界的长度的比率大于约2。
[0018]该SRAM单元还包括:第三上拉FinFET，包括与所述第一上拉FinFET和所述第一下拉FinFET的栅极连接的栅极；第三传输门FinFET，与所述第三上拉FinFET串联；以及读字线，与所述第三传输门FinFET的栅极连接。
[0019]该SRAM单元还包括:第三传输门FinFET和第四传输门FinFET，其中，所述第一传输门FinFET和所述第二传输门FinFET形成所述SRAM单元的第一端口的一部分，并且所述第三传输门FinFET和所述第四传输门FinFET形成所述SRAM单元的第二端口的一部分。
[0020]根据本发明的又一方面，提供了一种静态随机存取存储(SRAM)单元，包括:p阱区；第一 η阱区和第二 η阱区，位于所述ρ阱区的相对侧；长边界和短边界，所述短边界比所述长边界短；CVss线，传送VSS电源电压且与所述ρ阱区重叠，所述CVss线与所述短边界平行；位线和位线条，位于所述CVss线的相对侧，所述位线和所述位线条被配置成传送互补位线信号，并且所述位线和所述位线条分别与所述第一 η阱区和所述第二 η阱区重叠；第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET，分别位于所述第一 η阱区和所述第二 η阱区中；第一下拉FinFET和第二下拉FinFET，位于所述ρ阱区中；以及第一传输门FinFET和第二传输门FinFET，分别位于所述第一 η阱区和所述第二 η阱区中。
[0021]在该SRAM单元中，所述长边界的长度与所述短边界的长度的比率大于约2。
[0022]该SRAM单元还包括:字线，与所述长边界平行；以及第一 CVdd线和第二 CVdd线，与所述长边界平行并且位于所述字线的相对侧，所述第一 CVdd线和所述第二 CVdd线被配置成传送正电源电压。
[0023]该SRAM单元还包括:字线，与所述长边界平行；以及第一 CVdd线和第二 CVdd线，与所述短边界平行并且位于所述CVss线的相对侧，所述第一 CVdd线和所述第二 CVdd线被配置成传送正电源电压。
[0024]该SRAM单元还包括:与所述长边界平行的第三CVdd线，所述第三CVdd线位于所述第一 CVdd线和所述第二 CVdd线的上方，并且所述第三CVdd线被配置成传送所述正电源电压。
【专利附图】

【附图说明】[0025]为了更充分地理解本发明的实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中:
[0026]图1和图2是根据示例性实施例的静态随机存取存储器(SRAM)单元的电路图；
[0027]图3是鳍式场效应晶体管(FinFET)的透视图；
[0028]图4示出说明SRAM单元的多层的示意性截面图；
[0029]图5至图8是根据各个实施例的一些示例性SRAM单元的布局；
[0030]图9是根据示例性实施例的双端口 SRAM单元的电路图；
[0031]图10示出根据示例性实施例的图9中的双端口 SRAM单元的布局；
[0032]图11至图14是根据各个实施例的SRAM单元的电源线和信号线的布局；
[0033]图15至图18是根据各个实施例的SRAM单元的布局，其中，组合FinFET、电源线和信号线的布局；
[0034]图19是根据示例性实施例的双端口 SRAM单元的电路图；以及
[0035]图20和图21示出根据示例性实施例的双端口 SRAM单元的布局。
【具体实施方式】
[0036]下面，详细讨论本发明的实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的具体实施例是示例性的，而不用于限制本发明的范围。
[0037]根据各个示例性实施例提供了静态随机存取存储器(SRAM)单元。讨论了实施例的变型例。在所有各个视图和示例性实施例中，相同的参考标号用于指定相同的元件。
[0038]图1示出根据一些实施例的SRAM单元10的电路图。SRAM单元10包括传输门晶体管(pass-gate transistor) PG-1和PG-2、上拉晶体管PU-1和PU-2 (为P型金属氧化物半导体(PMOS)晶体管)和下拉晶体管ro-1和ro-2(为N型金属氧化物半导体(nmos)晶体管)。根据一些实施例，传输门晶体管PG-1和PG-2是P型晶体管。传输门晶体管PG-1和PG-2的栅极与字线WL连接并且通过字线WL进行控制，该字线WL确定是否选择SRAM单元10。由上拉晶体管I3U-1和PU-2以及下拉晶体管ro-1和ro-2所形成的锁存器储存比特位，其中，该比特位的互补值储存在存储节点110和存储节点112中。通过位线(BL)和位线条(Bit-Line Bar, BLB，g卩，反向位线)储存的比特位写入SRAM单元10内或从SRAM单元10读取，其中，BL和BLB可以传送互补位线信号。SRAM单元10通过具有正电源电压的正电源节点Vdd(也表示为Vdd)供电。SRAM单元10还与电接地的电源电压Vss连接。
[0039]上拉晶体管PU-1和PU-2的源极分别与CVdchnodel和CVdd_node2连接，该CVdd-nodel和CVdd节点2进一步与电源电压Vdd连接。如图11至图21所示,可以通过金属线CVdd-line、CVdd-1ine-1和CVdd-line_2传送电源电压VdcL下拉晶体管PD-1和PD-2 的源极分别与 CVss-nodel 和 CVss_node2 连接，CVss-nodel 和 CVss_node2 进一步与电源电压Vss连接。也如图11至图21所示,可以通过金属线CVss-line、CVss-1ine-1和CVss-1ine-2传送电压Vss。晶体管PU-1和TO-1的栅极与晶体管TO-2和TO-2的漏极连接，其连接节点是存储节点110。晶体管TO-2和ro-2的栅极与晶体管I3U-1和ro-1的漏极连接，其连接节点是存储节点112。传输门晶体管PG-1的源极/漏极区在位线节点处与位线BL连接。传输门晶体管PG-2的源极/漏极区在位线条节点处与位线条BLB连接。[0040]图2示出SRAM单元10的可选电路图，其中，将图1中晶体管PU-1和Η)_1示出为第一反相器Inverter-Ι,将晶体管PU-2和Η)_2示出为第二反相器Inverter-2。第一反相器Inverter-1的输出端与晶体管PG-1以及第二反相器Inverter-2的输入端连接。第二反相器Inverter-2的输出端与晶体管PG-2以及第一反相器Inverter-1的输入端连接。
[0041]图3示出FinFET晶体管120的透视图，FinFET晶体管120可以是包括PG_1、PU_1、PD-1、PG-2、PU-2和PD-2的SRAM单元10中的任何FinFET。FinFET 120包括栅极介电层117、栅电极114、和半导体鳍，半导体鳍包括中心鳍部分115、源极区113和漏极区116。在半导体带(semiconductor strip) 119的相对两侧上形成绝缘区118,鳍部分115位于半导体带119的上方。在一些示例性实施例中，鳍部分115可以与半导体带119对准并且可以包括与半导体带119相同的材料。在本发明的整体布局中，鳍部分115、漏极区113、和源极区116共同代表半导体鳍14、20、34和/或40(例如，图5至图8)。隔离区118可以是浅沟槽隔离(STI)区，但是可以使用场氧化区。栅极介电层117和栅电极114包括位于鳍部分115的侧壁以及顶面上的部分。因此，漏极区113和源极区116之间的沟道包括半导体鳍115的侧壁部分和顶面部分。
[0042]在一些实施例中，通过用诸如硼、铟等的ρ型杂质注入半导体鳍的端部来形成ρ型FinFET PG-1、PG-2、PU-1和PU-2的漏极区113和源极区116。在可选实施例中，通过蚀刻原始鳍(诸如图5至图8中的鳍14和34)的末端部分形成沟槽，然后在沟槽中生长外延区来形成漏极区113和源极区116。外延区可以包括S1、SiGe, SiGeC, Ge或它们的组合。因此，在图3中，在一些示例性实施例中，漏极区113和源极区116可以包括硅锗，同时下面的半导体带可以是硅带。在外延过程中，可以在源极和漏极区中原位掺杂P型杂质。通过形成外延区，传输门FinFET PU-1和PU-2的驱动电流离子可以比上拉晶体管I3D-1和TO-2的驱动电流离子大至少5%或更多。
[0043]图4示出SRAM单元10的示意性截面图，在半导体芯片或晶圆上形成SRAM单元10的层。应该注意到，示意性地示出图4以示出互连结构的各种层和晶体管，但是没有反映SRAM单元10的实际截面图。互连结构包括栅极接触层、OD(其中，术语“0D”代表“有源区”)层、通孔层Via_0、通孔层Via_l、通孔层Via_2、以及金属层Ml、金属层M2和金属层M3。每一级或每一层都包括一个或多个介电层和其中形成的导电部件。处于同一层的导电部件可以具有基本上互相齐平的顶面、基本上互相齐平的底面、并且可以同时地被形成。栅极接触层中的部件将晶体管(诸如示出的示例性晶体管PU-1和PU-2)的栅电极连接至诸如Via_0层的上面的层。OD层中的部件将晶体管的源极和漏极区、阱区的拾取区等连接至诸如Via_0的上面的层。
[0044]图5示出根据示例性实施例的SRAM单元10的布局。利用形成矩形的虚线示出SRAM单元10的外部边界。在图5中也示出了图1所示的节点CVdd-nodel、CVdd_node2、CVss-nodel、CVss_node2、位线节点和位线条节点。而且,在图5中还示出诸如字线接触件的一些其他节点。栅电极16与下面的半导体鳍14形成上拉晶体管PU-1。栅电极16与下面的半导体鳍20进一步形成下拉晶体管ro-1。栅电极18与下面的半导体鳍14形成传输门晶体管PG-1，半导体鳍14是也形成上拉晶体管PU-1的同一个鳍。栅电极36与下面的半导体鳍34形成上拉晶体管TO-2。栅电极36还与下面的半导体鳍40进一步形成下拉晶体管Η)-2。栅电极38与下面的半导体鳍34形成传输门晶体管PG-2，半导体鳍34是也形成上拉晶体管PU-2的同一个鳍。
[0045]SRAM单元10包括P阱区和位于P阱区的相对侧上的两个N阱区N_well_l和N-we 11-2 0第一对接接触塞Butt-CO用于将晶体管PU-2和TO-2的栅电极36电连接至晶体管ro-Ι的漏极区，而第二对接接触塞Butt-CO用于将晶体管PU-1和ro-1的栅电极16电连接至晶体管ro-2的漏极区。在图4中的接触层和OD层中形成对接接触件Butt-co。长接触件24用于将鳍14 (FinFET PU-1的漏极区)连接至鳍20和第一对接接触件Butt-CO，其中，长接触件24和第一对接接触件Butt-CO形成存储节点110 (也参照图1)。长接触件24的纵向与鳍14、20、34和40的纵向垂直。长接触件44用于将鳍34 (FinFET PU-2的漏极区)连接至鳍40和第二对接接触件Butt-CO，其中，长接触件44和第二对接接触件Butt-CO形成存储节点112 (也参照图1)。长接触件44的纵向与长接触件24的纵向平行。
[0046]图6至图8根据可选实施例示出SRAM单元10的布局。除非另有说明，否则在随后讨论的实施例中的部件实质上与通过图1至图5示出的实施例中的相同的参考标号指出的相同部件相同。因此，可以在图1至图5所示的实施例的论述中找到与随后讨论的实施例所示的部件相关的细节。
[0047]图6示出SRAM单元10，除了每个ρ型FinFET PG-1、PU_1、PG_2和PU-2都可以是包括多个(诸如两个、三个、四个或更多个)半导体鳍的多鳍式FinFET之外，图6示出的SRAM单元10与图5中的实施例类似。下拉FinFET I3D-1和Η)_2可以是单鳍式FinFET，其中，每个单鳍式FinFET都包括单个半导体鳍(20或40)，但是它们也可以是多鳍式FinFET。例如，如图6所示，每个ρ型FinFET PG-1和PU-1都包括被表示为14-1和14-2的两个鳍14，而每个ρ型FinFET PG-2和PU-2都包括被表示为34_1和34_2的两个鳍34。通过添加更多的鳍，改进了 P型FinFET PG-1、PU-U PG-2和PU-2的电流离子，因此改进了 SRAM单元10的速度。而且，图6包括具有在两个N阱区Ν-well-l和N-well_2之间所形成的P阱区的SRAM单元10。
[0048]图7示出SRAM单元10，其中，每个上拉FinFET PU-1和PU-2都包括两个鳍14_1和14-2。然而，传输门FinFET PG-1和PG-2是单鳍式FinFET。下拉FinFET PD-1和PD-2可以是单鳍式FinFET，但是它们也可以是多鳍式FinFET。除了在图7中，离P-阱区更近的鳍34-1没有延伸到栅电极38的下面，而更接近P-阱的鳍34-2延伸到栅电极38的下面之夕卜，图8示出的实施例类似于图7中的实施例。然而，在图8中，鳍34-1延伸到栅电极38的下面，而鳍34-2没有延伸到栅电极38的下面。类似地，图7和图8中的鳍14_1和14_2分别具有与鳍34-1和34-2类似的布置。
[0049]图9示出包括写端口和读端口的双端口 SRAM单元10’的电路图。写端口的反相器Inverter-1和Inverter-2本质上包括与图2中的反相器Inverter-1和Inverter-2相同，其中，反相器Inverter-1包括图1中的FinFET PU-1和PD-1,而反相器Inverter-2包括图1中的FinFET PU-2和PD-2。写端口还包括ρ型传输门FinFET W_PG_1和W_PG_2，其中，FinFET ff_PG-l和W_PG_2的栅极与写字线W-WL连接。通过互补写位线W-BL和W-BLB写入SRAM单元10’。读端口包括反相器Inverter-1和Inverter-2、上拉晶体管R_PU以及传输门晶体管R_PG。晶体管R_PU和R_PG是ρ型晶体管，并且可以是FinFET，其具有与图3中示出的结构类似的结构。将从SRAM单元所读取的数据发送至读位线R-BL。晶体管R_PU还与正电源CVdd以及反相器Inverter-1和Inverter-2中的任何一个输入端连接。晶体管R_PU和R_PG是串联的。晶体管R-PG的栅极可以与读字线WL连接。
[0050]图10示出双端口 SRAM单元10’的示例性布局，其包括位于两个N阱区N_well_l和N-well-2之间的P阱区。P型FinFET R_PU和R_PG设置在N阱区N_well_2中。因此，为了容纳FinFET R_PU和R_PG，N阱区N-well-2的宽度W2大于N阱区Ν-well-l的宽度Wl。应该认识到，虽然晶体管PG-1、PU-1、PG-2、PU-2、R_PU和R_PG被示出为双鳍式FinFET，但是它们中的每一个都可以是单鳍式FinFET或可以包括两个以上的鳍。
[0051]图11至图21示出根据可选实施例的电路图或布局，其示出如何设计SRAM单元的电源线和信号线。参照图11，3狀11单元10包括边界1(^、1(?、10(:和100，单元边界形成矩形。单元边界IOA和IOB彼此相对，并且被称为长单元边界。单元边界IOC和IOD彼此相对，并且被称为短单元边界，该短单元边界短于长边界IOA和10B。
[0052]在一些实施例中，SRAM单元10的长度L3大于SRAM单元10的宽度W3，其中，在垂直于鳍14、20、34和40(参照图15)的长度方向，以及平行于栅电极16、18、36和38的长度方向上测量长度L3。在垂直于长度L3的方向的方向上测量宽度W3。比率L3/W3可以大于约1.5，大于约2，大于约2.5，或大于约3。因此，SRAM单元10是拉长的单元。
[0053]传送SRAM单元10的电压VSS的金属线CVss-1ine与金属线位线和位线条位于同一金属层中(也参照图1)。金属线位线和位线条分别传送位线信号和位线条信号。CVss-1ine可以位于金属线位线和位线条之间。在一些实施例中，线CVss-line、位线和位线条处于金属层Ml中(图4)。另外，CVss-1ine的宽度W4可以大于金属线位线和位线条的宽度W5，其中，比率W4/W5可以大于约1.5、或大于约2。金属线CVss-line、位线和位线条与较长的单元边界IOA和IOB垂直并且穿越较长的单元边界IOA和10B。因此，CVss-1ine在SRAM单元内的部分的长度可以等于W3。
[0054]金属线字线和金属线CVdd-1ine-1和CVdd-line_2互相平行并且处于同一金属层中。金属线CVdd-1ine-1和CVdd-line-2传送电源电压Vdd。字线位于可以与SRAM单元10的相对的长边 界重叠的金属线CVdd-line-ι和CVdd-line-2之间。字线和金属线CVdd-1ine-1和CVdd-line-2与较短的单元边界IOC和IOD垂直并且穿越该较短的单元边界IOC和10D。CVdd-1ine在SRAM单元内的部分的长度可以等于L3。在一些实施例中，字线以及金属线CVdd-1ine-1和CVdd-line-2可以位于金属层M2中(图1)。利用具有圆和圆中的“ X ”标记的符号示出金属层Ml和M2之间的通孔，以及将金属层Ml中的金属线连接至下面的接触塞的通孔。
[0055]根据一些实施例，由于长度L3大于宽度W3，所以在SRAM单元10的宽度方向上设计CVss-1ine提供用于分配CVss-1ine的更多空间。因此,可以增加CVss-1ine的宽度W4。这为SRAM单元10和相应的SRAM阵列提供良好的接地能力。
[0056]图12示出根据可选实施例的SRAM单元10的信号线和电源线的布局。除了线CVdd-1ine-1和CVdd-line-2与线CVss-line、位线和位线条平行之外，这些实施例与图11中的实施例类似。另外，线CVss-line、位线和位线条可以位于CVdd-1ine-1和CVdd-line-2之间。在这些实施例中，线CVss-line、位线、位线条、CVdd-1ine-1和CVdd-line-2与长边界IOA和IOB垂直，因此，存在用于分配这些线的更多空间。根据一些实施例，线CVss-line、位线、位线条、CVdd-1ine-1和CVdd-line-2可以位于金属层Ml中(图4)。根据一些实施例，字线可以与CVss-1ine垂直，并且可以位于金属层M2中(图4)。[0057]图13示出根据可选实施例的SRAM单元10的信号线和电源线的布局。除了金属层M2中存在附加CVdd-1ine之外(图4)，这些实施例与图12中的实施例类似。附加CVdd-1ine可以与长边界IOA重叠(并且可以与长边界IOA平行)。金属层M2中的CVdd-1ine可以与金属层Ml中的金属线CVdd-1ine-1和CVdd-line-2形成电源网状物。
[0058]图14示出根据可选实施例的SRAM单元10的信号线和电源线的布局。在这些实施例中，线CVss-line、位线、位线条、CVdd-1ine-1和CVdd-line-2可以位于金属层M2中(图4)。接合焊盘52形成在金属层Ml中，并且通过通孔54与各自的上面的线CVss-line、位线、位线条、CVdd-1ine-1 和 CVdd-line-2 连接。而且,线 CVss-line、位线、位线条、CVdd-1ine-1和CVdd-line-2与长边界IOA和IOB垂直。
[0059]图15示出包括图5中的FinFET的布局和图11中的信号线和电源线的布局的组合布局。组合布局示出FinFET与信号线和电源线之间的关系。已经参照图5和图11讨论了关于布局的细节，因此本文不再重复。由于位线和位线条分别与传输门FinFET PG-1和PG-2的源极/漏极区连接，所以位线和位线条被分配成分别与N阱区Niel 1-1和Niel 1_2重叠。如图1所示，下拉FinFET I3D-1和Η)-2的源极与电源电压Vss连接。因此，通过分配与P阱区重叠的CVss-1 ine，很容易为下拉FinFET PD-1和H)_2的源极区提供电源电压Vss0
[0060]类似地，图16示出包括图6中的FinFET的布局和图11中的信号线和电源线的布局的组合布局。图17示出包括图6中的FinFET的布局和图13中的信号线和电源线的布局的组合布局。应该理解，图15至图17仅提供了关于图5至图8中的布局如何与图11至图14中的布局组合的若干实例。根据其他实施例，图5至图8中的任何布局可以与图11至图14中任何布局方案组合。
[0061]图18示出包括图10中的双端口 SRAM单元10’以及信号线和电源线的相应布局的布局。根据一些实施例,线 CVss-line、W-BL、ff-BLB, CVdd-1ine-1 和 CVdd-line-2 位于金属层Ml中(图4)，并且与SRAM单元10’的长边界IOA和IOB垂直。写字线W-WL和读字线R-WL可以被分配在金属层M2中(也参照图4)并且与长边界IOA和IOB平行。
[0062]图19示出包括端口 A和端口 B的双端口 SRAM单元10”的电路图，每个端口都可以被配置成读端口或写端口。端口 A的反相器Inverter-1和Inverter-2与图2中的反相器Inverter-1和Inverter-2本质上相同。端口 A还包括ρ型传输门FinFET PG-1和PG-2,其中，FinFET PG-1和PG-2的栅极与字线WL-A连接。FinFET PG-1和PG-2还分别与互补位线BL-A和BLB-A连接。端口 B包括反相器Inverter-1和Inverter-2以及ρ型传输门FinFET PG-3 和 PG-4，其中 FinFET PG-3 和 PG-4 的栅极与字线 WL-B 连接。FinFET PG-3和PG-4还分别与互补位线BL-B和BLB-B连接。可以参照图5至图8中的布局找到双端口SRAM单元10”的布局，其中，所有的下拉FinFET都位于ρ阱区中，并且所有的上拉FinFET和传输门FinFET都位于η阱区Ν-well-l和N-well-2中。
[0063]图20和图21示出根据示例性实施例的双端口 SRAM单元10”中的金属线的布局。根据一些实施例，如图20所示，线CVss-1ine位于线CVdd-1ine-1和CVdd-line-2之间。位线 BL-B、BLB-B, BLB-A 和 BL-A 设置在线 CVss-line、CVdd-1ine-1 和 CVdd-line-2 的外侦U。在一些实施例中，线 CVss-line、CVdd-line-l 和 CVdd-line-2 以及位线 BLB_A、BLB_B、BL-A和BL-B位于金属层Ml中(图4)。根据一些实施例，字线WL-A和WL-B可以位于金属层M2 (图4)中。屏蔽线SL-A和SL-B也可以被分配成与CVss-1ine平行，并且可以与诸如VDD或VSS的恒电压连接。屏蔽线SL-A和SL-B也可以位于金属层Ml中。
[0064]除了没有形成屏蔽线SL-A和SL-B，并且线CVdd-line-2设置在位线BLB-A和BLB-B之间，以及线CVdd-1ine-1设置在位线BL-A和BL-B之间之外，图21中的布局与图20中的布局类似。尽管在图20和图21中未示出，但是SRAM单元10”的布局还可以包括两个N阱区之间的P阱区(例如类似于图5)。
[0065]根据本发明的示例性实施例，通过采用ρ型传输门FinFET，可以获得强驱动电流离子，并且改进了相应的SRAM单元的速度。这些实施例对α粒子引起的误差具有良好的抵抗性。SRAM单元中的FinFET的源极和漏极区的增大的SiGe外延区可以带来低接触电阻，因此进一步提高了驱动电流离子。通过使用增大的SiGe外延区，也改进了在源极和漏极区上接合的接触塞的接合裕度。
[0066]根据一些实施例，SRAM单元包括与第一方向平行的第一长边界和第二长边界，与第二方向平行的第一短边界和第二短边界，第二方向与第一方向垂直。第一长边界和第二长边界比第一短边界和第二短边界长并且与第一短边界和第二短边界形成矩形。传送VSS电源电压的CVss-1ine穿越第一长边界和第二边界。CVss-1ine与第二方向平行。位线和位线条位于CVss-1ine的相对侧上。位线和位线条被配置成用于传送互补位线信号。
[0067]根据其他实施例，SRAM单元包括ρ阱区，和位于ρ阱区的相对侧的第一 η阱区和第二 η讲区。传送VSS电源电压的CVss-1ine位于ρ讲区的上方,其中，CVss-1 ine与ρ讲区和第一 η阱区之间的界面平行。第一上拉FinFET和第二上拉FinFET分别位于第一 η阱区和第二 η阱区中。第一下拉FinFET和第二下拉FinFET位于ρ阱区中。第一传输门FinFET和第二传输门FinFET分别位于第一 η阱区和第二 η阱区中。
[0068]根据又一些实施例，SRAM单元包括ρ阱区，位于ρ阱区的相对侧的第一 η阱区和第二 η阱区，以及长边界和短边界，其中，短边界比长边界短。传送VSS电源电压的CVss-1ine与P阱区重叠，其中，CVss-1ine与短边界平行。位线和位线条位于CVss-1ine的相对侧上。位线和位线条被配置成用于传送互补位线信号。位线和位线条分别与第一η阱区和第二η阱区重叠。第一上拉FinFET和第二上拉FinFET分别位于第一 η阱区和第二 η阱区中。第一下拉FinFET和第二下拉FinFET位于ρ阱区中。第一传输门FinFET和第二传输门FinFET分别位于第一 η阱区和第二 η阱区中。
[0069]虽然已经详细地描述了本发明及其优点，但是应当理解，在本文中可以进行多种变化、替换以及改变，而不背离如所附权利要求限定的实施例的精神和范围。而且，本申请的范围并不是旨在限于说明书中所述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
【权利要求】
1.一种静态随机存取存储(SRAM)单元，包括: 第一长边界和第二长边界，与第一方向平行； 第一短边界和第二短边界，与第二方向平行，所述第二方向与所述第一方向垂直，其中，所述第一长边界和所述第二长边界比所述第一短边界和所述第二短边界长并且与所述第一短边界和所述第二短边界形成矩形； CVss线，穿越所述第一长边界和所述第二长边界传送VSS电源电压，所述CVss线与所述第二方向平行；以及 位线和位线条，位于所述CVss线的相对侧，所述位线和所述位线条被配置成传送互补位线信号。
2.根据权利要求1所述的SRAM单元，其中，所述CVss线比所述位线和所述位线条宽。
3.根据权利要求1所述的SRAM单元，其中，所述第一长边界的长度与所述第一短边界的长度的比率大于约2。
4.根据权利要求1所述的SRAM单元，还包括: P阱区，位于所述SRAM单元的中心区处，其中，所述CVss线与所述P阱区重叠；以及 第一 η阱区和第二 η阱区，位于所述P阱区的相对侧。
5.根据权利要求4所述的SRAM单元，还包括: 第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET，分别形成在所述第一 η阱区和所述第二 η阱区上；` 第一下拉FinFET和第二下拉FinFET，形成在所述p阱区上；以及 第一传输门FinFET和第二传输门FinFET，形成在所述第一 η阱区和所述第二 η阱区上。
6.根据权利要求1所述的SRAM单元，还包括:与所述第一方向平行的字线。
7.根据权利要求6所述的SRAM单元，还包括:与所述第一方向平行并位于所述字线的相对侧的第一 CVdd线和第二 CVdd线，所述第一 CVdd线和所述第二 CVdd线被配置成传送正电源电压。
8.根据权利要求6所述的SRAM单元，还包括:与所述第二方向平行并位于所述CVss线的相对侧的第一 CVdd线和第二 CVdd线，所述第一 CVdd线和所述第二 CVdd线被配置成传送正电源电压。
9.一种静态随机存取存储(SRAM)单元，包括: P阱区； 第一 η阱区和第二 η阱区，位于所述P阱区的相对侧； CVss线，传送VSS电源电压且位于所述P阱区的上方，所述CVss线与所述P阱区和所述第一 η阱区之间的界面平行； 第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET，分别位于所述第一 η阱区和所述第二η阱区中； 第一下拉FinFET和第二下拉FinFET，位于所述ρ讲区中；以及 第一传输门FinFET和第二传输门FinFET,分别位于所述第一 η讲区和所述第二 η讲区中。
10.一种静态随机存取存储(SRAM)单元，包括:P阱区； 第一 η阱区和第二 η阱区，位于所述P阱区的相对侧； 长边界和短边界，所述短边界比所述长边界短； CVss线，传送VSS电源电压且与所述ρ阱区重叠，所述CVss线与所述短边界平行；位线和位线条，位于所述CVss线的相对侧，所述位线和所述位线条被配置成传送互补位线信号，并且所述位线和所述位线条分别与所述第一 η阱区和所述第二 η阱区重叠；第一上拉鳍式场效应晶体管(FinFET)和第二上拉FinFET，分别位于所述第一 η阱区和所述第二η阱区中； 第一下拉FinFET和第二下拉FinFET,位于所述ρ讲区中；以及 第一传输门FinFET和第二传输门FinFET,分别位于所述第一 η讲区和所述第二 η讲区中。·
【文档编号】G11C11/413GK103854697SQ201310167326
【公开日】2014年6月11日 申请日期:2013年5月8日 优先权日:2012年11月30日
【发明者】廖忠志 申请人:台湾积体电路制造股份有限公司