具有锁存预解码器电路的时钟控制的存储器的制造方法
【专利摘要】公开了具有锁存预解码器电路的时钟控制的存储器。一种存储器（10）包括具有有多个字线（WL）的存储器阵列（12）、多个锁存预解码器（18）、以及字线驱动器逻辑（14）。每个锁存预解码器接收时钟信号（CLK）和多个地址信号（A0，A0b），并且，响应于所述时钟信号的时钟周期的第一沿来锁存所述多个地址信号的逻辑函数的结果，以及响应于所述时钟信号的所述时钟周期的第二沿来提供预定值，其中，响应所述第二沿，所述多个锁存预解码器的每个锁存解码器提供相同的预定值。字线驱动器逻辑响应于所述锁存结果有选择性地激活所述多个字线中的所选字线。
【专利说明】具有锁存预解码器电路的时钟控制的存储器
【技术领域】
[0001]本公开通常涉及存储器，更具体地说涉及具有锁存预解码器电路的时钟控制的存储器(clocked memory)。
【背景技术】
[0002]字选择是用于读取或写入存储器的关键路径。字线被选择，使得沿着选择的字线启用存储器单元。启用的存储器单元将其存储的状态耦合到位线。在读取或写入驱动器在写入的情况下提供待写入到位线上的数据的情况下，读出然后放大器响应位线。因此，随着字线选择处理越来越高效，存储器操作也相应地变得更加高效。困难之一是提供可靠的时序，特别是在启动选择字线的处理时。相关的一个问题是何时响应地址和何时提供解码的输出的组合。通常这是通过延迟的时钟信号控制的，该延迟的时钟信号导致问题:等待足够长的时间以确保该信号被充分发展进而确保信号检测是有效的，但不需要长到不必要地延长执行检测所需的时间。
[0003]因此有必要利用电路提供字选择，其能够改进以上提出的一个或多个问题。
【专利附图】
【附图说明】
[0004]本发明通过举例的方式说明并没有被附图所限制，在附图中类似的附图标记表示相同的元素。为了简便以及清晰而图示了附图中的元素，不一定按比例绘制这些元素。
[0005]图1是根据实施例的存储器的方框图；
[0006]图2是有助于理解图1的存储器操作的时序图；
[0007]图3是图1的存储器的一部分的电路图；
[0008]图4是作为对图3所示出的替代的、图1的存储器的一部分的电路图；
[0009]图5是作为对图3所示出的另一个替代的、图1的存储器的一部分的电路图。
【具体实施方式】
[0010]在一个方面，存储器具有给字线驱动器逻辑提供锁存的预解码信号的预解码器电路，该字线驱动器逻辑提供选择字线的最终解码。对该预解码器电路进行时钟控制，使得地址组合响应于时钟被立即解析并且在时钟周期早些时候被锁存。字线也被迅速地驱动使得地址组合不必在整个时钟周期期间保持锁存状态。其结果是用于选择和驱动字线并准备下一个字线选择的高效处理。通过参照附图和下面的描述中会更好地理解这些。
[0011]当指将信号、状态位、或类似的装置分别呈现为其逻辑真或逻辑假状态时，在本发明中使用术语“断言”或“设置”以及“否定”(或“取消断言”或“清除”)。如果逻辑真状态是逻辑电平“I”，则逻辑假状态是逻辑电平“O”。如果逻辑真状态是逻辑电平“0”，逻辑假状态是逻辑电平“I”。
[0012]图1所示的是存储器10，该存储器包括位阵列12、字线驱动器逻辑14、列逻辑15、控制逻辑16、以及预解码器电路18。预解码器电路18包括多个锁存解码器，其中锁存解码器20、22、24、以及26被示出在图1中。预解码器电路18还包括时钟驱动器28。在这个例子中，选择字线的地址位的数量是8，使得位阵列12中有256个字线被选择并示出为字线WLO至WL255。8个地址中的每一个都有真值和补码(complement)，其中补码是通过将“b”添加到标识符来标识的。因此，对于这个例子，最高阶地址具有地址信号AO和AOb。类似地，序列中的下一个地址具有地址信号Al和Alb。最低阶地址具有地址信号A7和A7b。与最低阶地址相邻的具有地址信号A6和A6b。字线驱动器逻辑14耦合到位阵列12、包括锁存解码器20、22、24、26的锁存解码器以及控制逻辑16。列逻辑15耦合到位阵列12和控制逻辑16。时钟驱动器28接收时钟信号CLK并且具有为锁存解码器20、22、24以及26提供延迟的时钟信号DCLK的输出。锁存解码器20具有用于接收地址信号AOb和Alb的输入，如果地址AO和Al是逻辑高，地址信号AOb和Alb都是逻辑低。另一方面，如果地址AO和Al是逻辑低，则地址信号AOb和Alb是逻辑高。锁存解码器20具有输出，对于地址信号AOb和Alb是逻辑高的情况，也是在锁存解码器20被选择的情况下，该输出提供作为逻辑高的解码信号AObAlb。对于其它三种情况，锁存解码器20提供逻辑低。地址AO和Al是具有四种组合的一对，使得对于这两个地址有四个锁存解码器。类似地，对于每个其他对也有4个锁存解码器。通过四对，AO-Al、A2-A3、A4-A5、A6-A7，总共有16个锁存解码器。锁存解码器22接收地址信号AOb和Al，并提供解码信号AObAl作为输出。锁存解码器24接收地址信号A6和A7b,并提供解码信号A6A7b作为输出。锁存解码器26接收地址信号A6和A7，并提供解码信号A6A7。
[0013]图2所示出的是时序图，示出了在锁存解码器24的两个输入被断言为逻辑高的情况下锁存解码器24的操作。在这种情况下，地址信号A6和A7b是切换到逻辑高的地址信号。在时钟信号CLK切换到逻辑高之前，地址信号A6和A7b在建立时间必须处于其打算的逻辑状态。当时钟信号CLK切换到逻辑高的时候，锁存解码器开始确定用于确定其输出(解码信号A6A7b)的逻辑状态的逻辑状态。地址信号A6和A7b必须足够长时间保持其逻辑状态，以使为解码信号A6A7b被确定和锁存。这是地址信号A6和A7b的保持时间。在保持时间之后，地址信号A6和A7b的逻辑状态可以改变而没有不利影响。响应于解码信号AObAlb、A2bA3b、A6A7b被断言为逻辑高，字线WL2被启用。每个地址对的一个解码信号被断言。因此，对于每次访问，四个解码信号被断言并且四个一起被字线驱动器逻辑14进一步解码以确定哪个特定字线被选择。在这个例子中，字线WL2被示出为被选择，结果是其在足够长时间为位线保持在逻辑高以沿启用的字线接收位单元的存储状态和随之而来要实现的感测。一旦时钟信号CLK切换到逻辑低，解码地址A6A7b通过被带回到逻辑低而被取消断言。地址信号A6和A7b是不相关的，直到刚好在下一个时钟周期之前，这将是处于时钟信号CLK下次切换到逻辑高的时期。在时钟信号CLK切换以开始下一个周期之前，地址信号A6和A7b需要在建立时间处于有效的逻辑状态。地址信号A6和A7b被锁存解码器24检测，该锁存解码器24然后基于地址信号A6和A7b的逻辑状态在适当逻辑状态提供解码信号A6A7b。解码信号A6A7b被锁存，并且基于解码信号A6A7b和其它解码信号，适当地再次选择字线WL2或禁用字线WL2。在保持时间之后，直到下一个周期开始之前的建立时间，地址信号A6和A7b不再需要是有效的。
[0014]图3更详细地示出了锁存解码器24和时钟驱动器28。锁存解码器24包括P沟道晶体管30、N沟道晶体管32、N沟道晶体管34、N沟道晶体管36、以及N沟道晶体管38、P沟道晶体管40、P沟道晶体管42、反相器44、N沟道晶体管46、N沟道晶体管48、反相器50、以及反相器52。时钟驱动器28包括P沟道晶体管54、N沟道晶体管56、N沟道晶体管58、N沟道晶体管60、N沟道晶体管62、P沟道晶体管64、P沟道晶体管66、反相器68、以及缓冲器70。
[0015]晶体管54具有被连接到可以被称为VDD的正电源端子的源极、用于接收时钟信号CLK的栅极、以及被连接到反相器68的输入的漏极。晶体管56具有被连接到VDD的栅极、被连接到晶体管54的漏极的漏极、以及源极。晶体管58具有被连接到晶体管56的源极的漏极、被连接到VDD的栅极、以及源极。晶体管60具有被连接到晶体管58的源极的漏极、被连接到VDD的栅极、以及源极。晶体管62具有被连接到晶体管60的源极的漏极、用于接收时钟信号CLK的栅极、以及被连接到可以被称为地的负电源端子的源极。反相器68具有耦合到缓冲器70的输入的输出。晶体管66具有被连接到反相器68的输出的栅极、被连接到反相器68的输入的漏极、以及源极。晶体管64具有被连接到地的栅极、被连接到VDD的源极、以及被连接到晶体管66的源极的漏极。缓冲器70具有提供延迟时钟信号DCLK的输出。
[0016]晶体管30具有被连接到VDD的源极、用于接收时钟信号CLK的栅极、以及被连接到反相器44的输入和反相器52的输入的漏极。晶体管32具有被连接到晶体管30的漏极的漏极、用于接收地址信号A6的栅极、以及源极。晶体管34具有被连接到晶体管32的源极的漏极、被连接到地址信号A7b的栅极、以及源极。晶体管36具有被连接到晶体管34的源极的漏极、被连接到反相器50的输出的栅极、以及源极。晶体管38具有被连接到晶体管36的源极的漏极、用于接收时钟信号CLK的栅极、以及被连接到地的源极。晶体管40具有被连接到VDD的源极、被连接到地的栅极、以及漏极。晶体管42具有被连接到晶体管40的漏极的源极、被连接到反相器44的输出的栅极、以及被连接到反相器44的输入的漏极。晶体管46具有被连接到反相器44的输入的漏极、被连接到反相器44的输出的栅极、以及源极。晶体管48具有被连接到晶体管46的源极的漏极、通过被连接到缓冲器70的输出来接收延迟时钟信号DCLK的栅极、以及被连接到地的源极。反相器50的输入通过被连接到缓冲器70的输出用于接收延迟时钟信号DCLK。反相器52具有提供解码信号A6A7b的输出。
[0017]在操作中，地址信号A6和A7b在时钟信号CLK切换到逻辑高之前的建立时间被保持在稳定的逻辑状态，时钟信号CLK切换到逻辑高引起晶体管38导电以及晶体管30不导电。在时钟信号CLK切换到逻辑高之前的时间，时钟信号CLK是逻辑低，使得晶体管62不导电且晶体管54导电。随着晶体管54导电，反相器68的输入是逻辑高，使得反相器68的输出是逻辑低。缓冲器70通过提供作为逻辑低的延迟时钟信号DCLK来响应反相器的逻辑低输出。因此，反相器50在其输入处有逻辑低，所以给晶体管36的栅极提供逻辑高输出。通过其栅极处的逻辑高，晶体管36导电。因此，随着晶体管36导电且在时钟信号CLK转换到逻辑高的情况下晶体管38在其输入处接收逻辑高，如果两个晶体管32和34导电，反相器44的输入和反相器52的输入将会是逻辑低。因此，如果两个地址信号A6和A7b是逻辑高，反相器44和52的输入将会是逻辑低，从而引起反相器44和52提供逻辑高输出。由反相器52的输出提供解码信号A6A7b，使得当两个地址信号A6和A7b是逻辑高的时侯，解码信号A6A7b是逻辑高以响应时钟信号CLK切换到逻辑高。随着在地址信号是逻辑高的情况下反相器44的输出切换到逻辑高，晶体管42变为不导电且晶体管46变为导电。延迟时钟信号CLK在切换到逻辑高时被延迟，使得当晶体管46变为导电的时候晶体管48不导电，但是很快变为导电，从而逻辑低在反相器44的输入上被锁存。由于反相器44的输入被连接到反相器52的输入，独立于地址信号的逻辑状态，反相器52的输出被锁存在逻辑高，这完成保持时间。当时钟信号CLK切换到逻辑高的时侯，在解码信号A6A7b是逻辑高作为响应两个地址信号A6和A7b是逻辑低的情况下，锁存解码器24已经被选择。解码信号A6A7b保持逻辑高直到时钟信号CLK切换到逻辑低。当时钟信号CLK切换到逻辑低的时侯，晶体管30变为导电且晶体管38变为不导电，引起反相器44和52提供逻辑低输出使得解码信号A6A7b成为逻辑低，晶体管42变为导电且晶体管46变为不导电。这在反相器44和52的输入上锁存了逻辑高。在延迟时间之后的延迟时钟信号CLK切换到逻辑低，引起晶体管48不导电、反相器50提供逻辑高低输出、以及晶体管36不导电。
[0018]在一个或两个地址信号A6和A7b是逻辑低的情况下，当时钟信号CLK切换到逻辑高的时候，反相器44和52的输入上的逻辑状态没有变化。晶体管30不导电，因此不再提供逻辑高，但由于晶体管42导电，反相器44和52的输入被保持在逻辑高的条件下。晶体管40总是导电，其源极位于VDD以及其栅极位于地。因此，解码信号A6A7b保持在逻辑低。延迟时钟DCLK给反相器50的输入提供逻辑高，反相器50又提供逻辑低输出，从而引起晶体管36在保持时间结束前不导电。在保持时间之后，即使这两个地址信号A6和A7b变为逻辑高，不导电晶体管36阻止了通过晶体管32、34、36、以及38到地的电流路径。
[0019]当锁存解码器24被选择的时候，即当两个地址信号A6和A7b在建立和保持时间期间是逻辑高的时候，时钟驱动器28提供延迟时钟信号DCLK以锁存解码信号A6A7b。延迟时钟信号DCLK自身被锁存以响应切换到逻辑低的时钟信号CLK。在这种情况下，晶体管54导电且晶体管62不导电。然后，其结果是反相器68给缓冲器70和晶体管66提供逻辑低输出，引起缓冲器70提供作为逻辑低的延迟时钟DCLK以及晶体管66变为导电。随着晶体管66导电，反相器68的逻辑低输出被加强。因此，当时钟信号CLK切换到逻辑高的时侯，由于晶体管66导电，反相器68的输入较慢地切换到逻辑低。这增加了对时钟信号CLK从逻辑低切换到逻辑高的进行响应的延迟。
[0020]图4示出的是锁存解码器124和时钟驱动器128。该锁存解码器是锁存解码器24的替代，也是其它锁存解码器，例如图3所示出的锁存解码器20、22、以及26的代表性替代。类似地，时钟驱动器128是图3所示出的时钟驱动器28的替代。如图1所示出的，时钟驱动器128包括延迟器146，其接收时钟信号CLK和提供延迟时钟信号DCLK作为输出。锁存解码器124包括反相器116、反相器116、P沟道晶体管102、104、106、118、126、130、以及136、以及N沟道晶体管108、110、112、114、120、132、以及134。晶体管102具有被连接到VDD的源极、用于接收地址信号A7b的栅极、以及被连接到节点140的漏极。晶体管104具有被连接到VDD的源极、用于接收地址信号A6的栅极、以及被连接到节点140的漏极。晶体管106具有被连接到VDD的源极、被连接到反相器116的输出的栅极、以及被连接到节点140的漏极。晶体管108具有被连接到节点142的漏极、用于接收地址信号A6的栅极、以及源极。晶体管110具有被连接到晶体管108的源极的漏极、用于接收地址信号A7b的栅极、以及源极。晶体管112具有被连接到晶体管110的源极的漏极、被连接到反相器116的输出的栅极、以及源极。晶体管114具有被连接到晶体管112的源极的漏极、用于接收时钟CLK的栅极、以及被连接到地的源极。晶体管118具有被连接到节点140的源极、被连接到节点142的漏极、以及被连接到晶体管120的栅极的栅极。晶体管118和120的栅极被连接到节点144。在节点144，提供解码地址A6A7b作为锁存解码器124的输出。晶体管120具有被连接到节点142的漏极、被连接到节点144的栅极、以及被连接到晶体管114的漏极的源极。反相器116具有用于接收延迟时钟信号DCLK的输入。反相器122具有用于接收时钟信号CLK的输入和被连接到晶体管134的栅极和晶体管126的栅极的输出。晶体管126具有被连接到VDD的源极和漏极。晶体管130具有被连接到晶体管130的漏极的源极、被连接到节点142的栅极、以及被连接到节点144的漏极。晶体管132具有被连接到节点144的漏极、被连接到节点142的栅极、以及被连接到地的源极。晶体管134具有被连接到节点144的漏极以及被连接到地的源极。晶体管136具有被连接到VDD的源极、用于接收时钟信号CLK的栅极。
[0021]在操作中，对于锁存解码器24，地址信号A6和A7b在时钟信号CLK切换到逻辑高之前的建立时间被保持在稳定的逻辑状态，时钟信号CLK切换到逻辑高引起晶体管114变为导电且晶体管136变为不导电。通过由反相器122提供的反相，晶体管134变为不导电且晶体管126变为导电。延迟时钟信号DCLK在由延迟器146提供的延迟持续时间保持在逻辑低，因此，通过由反相器116提供的反相，晶体管112在延迟持续时间保持导电且晶体管106保持不导电。一旦时钟信号CLK开始切换到逻辑高，通过导电的晶体管136，节点142为逻辑高。由于因节点142上的逻辑高所引起的晶体管132导电，节点144位于逻辑低，从而解码地址信号A6A7b在时钟信号CLK切换到逻辑高时是逻辑低。对于当时钟信号CLK切换到逻辑高的时候，一个或两个地址信号是逻辑低的情况，由于一个或两个晶体管108和110不导电以及一个或两个晶体管102和104导电，节点142保持在逻辑高。随着节点142保持在逻辑高，晶体管132保持导电，因此节点144处的解码地址A6A7b保持在逻辑低。在延迟时间之后，延迟时钟DCLK切换到逻辑高，引起晶体管112通过反相器116的反相变为不导电而晶体管106变为导电。晶体管118导电，因为节点144是维持晶体管120不导电的逻辑低。随着晶体管106和118导电而晶体管120不导电，节点142被锁存在逻辑高，这反过来又维持节点144并且因此解码地址A6A7b位于逻辑低。当时钟CLK切换到逻辑低的时候，晶体管136变为导电而晶体管114变为不导电以及，通过反相器122，晶体管134变为导电而晶体管126变为不导电。因此，位于逻辑低的时钟信号CLK确保了节点144位于逻辑低而节点142位于逻辑高。延迟时钟信号DCLK在延迟持续时间保持在逻辑高，使得晶体管112保持不导电而晶体管106保持导电。在延迟时钟信号DCLK切换到逻辑低之后，晶体管112变为导电而晶体管106变为不导电。随着晶体管106和120不导电，晶体管118和120的锁存效应被禁用。节点144上的逻辑低在时钟信号CLK是逻辑低期间被时钟信号CLK维持，引起晶体管136和134导电而晶体管126和114不导电。锁存解码器为下一个周期作准备；时钟信号CLK在该周期切换到逻辑高。
[0022]对于两个地址信号A6和A7b在时钟信号CLK转换到逻辑高时是逻辑高的情况，锁存解码器124也是在这种情况下被选择的，当时钟信号CLK引起晶体管114变为导电的时候，两个晶体管108和110导电。随着延迟时钟信号DCLK位于逻辑低，当晶体管114切换到导电的时候，晶体管112导电，使得节点142具有通过晶体管108、110、112、以及114到地的导电路径，而晶体管136、102、104、以及106不导电，使得节点142切换到地。随着时钟信号CLK切换到逻辑高，晶体管134变为不导电，而晶体管126变为导电。随着节点142切换到逻辑低以及晶体管126导电，晶体管130变为导电而晶体管132变为不导电，使得节点144，并且因此解码地址A6A7b切换到逻辑高。因此，解码地址A6A7b被切换到逻辑高以响应节点142切换到逻辑低以响应晶体管114变为导电。晶体管114保持导电而晶体管120变为导电，其中节点144变为逻辑低，使得节点142被锁存在逻辑低。通过节点144位于逻辑低使晶体管118被不导电，使得晶体管102、104、以及106从节点142被阻塞。在延迟持续时间之后，延迟时钟信号DCLK切换到逻辑高，使得晶体管112变为不导电以及晶体管106变为不导电。随着晶体管112不导电以及节点142被锁存，地址信号A6和A7b的逻辑状态可以改变而不影响节点142和节点144。因此解码地址A6A7b被锁存在逻辑高，直到时钟信号CLK切换到逻辑低。当时钟信号CLK切换到逻辑低的时侯，晶体管114变为不导电，晶体管136变为导电，晶体管134变为导电，以及晶体管126变为不导电，这将引起节点142切换到逻辑高以及节点144切换到逻辑低。从节点144到VDD的路径被不导电的晶体管126阻塞。此外，由于节点142是逻辑高，晶体管132导电，使得节点144被两个晶体管134和132保持在逻辑低。因此，解码地址A6A7b被确保为逻辑低，直到发生下一次时钟信号CLK切换到逻辑高。
[0023]图5所示出的是锁存解码器224，它是图4的锁存解码器124沿着时钟驱动器128的变体。锁存解码器224代替反相器122和晶体管126、130、132、以及134，并且具有反相器148和150。对于该锁存解码器和锁存解码器124，相同数字的元件的操作是相同的。反相器150具有被连接到节点142的输入以及用于提供解码地址信号A6A7b的输出。反相器148具有被连接到节点142的输入以及被连接到晶体管118和120的栅极的输出。该反相器提供与解码地址信号A6A7b相同的输出，但由于是锁存器的一部分，反相器148的电流驱动比反相器150少。因此，效果是晶体管118和120的栅极如在锁存解码器124内一样在锁存解码器224和被连接并且是还包括例如反相器148的反相功能或晶体管126、130、以及132的锁存器的一部分。反相器150的输出可以将其输出连接到晶体管118和120的栅极，但会增加反相器150的输出上的电容负载，从而减慢解码地址信号A6A7b。当晶体管106导电的时候，这也是当对于节点142的情况延迟时钟信号DCLK切换到逻辑高的时候，反相器148锁存节点142的逻辑高。当晶体管114导电的时候，这也是在节点142位于逻辑低的时候当时钟信号CLK切换到逻辑高的时侯，反相器148锁存了逻辑低。对于锁存解码器124内的节点142，这些是相同的条件。当在时钟信号CLK切换到逻辑高的时侯两个地址A6和A7b是逻辑高的时侯，节点142被切换到逻辑低并且被反相器148锁存，直到时钟信号CLK切换回逻辑低。反相器150提供作为逻辑高的解码信号A6A7b，该逻辑高意味着锁存解码器124已被选择。当在时钟信号CLK切换到逻辑高的时侯一个或两个地址是逻辑低的时侯，节点142是逻辑高，当延迟时钟信号DCLK切换到逻辑高的时候，节点142的逻辑高被锁存。响应地址信号来提供节点142上的逻辑低或逻辑高，相反的被提供作为解码地址信号A6A7b，直到时钟切换回到逻辑低，在时钟切换回到逻辑低时，解码地址信号A6A7b被提供在逻辑低，直到下一次时钟信号CLK切换到逻辑高。
[0024]因此，可以看出，锁存解码器响应于发起的新时钟周期立即执行解码并且随后的结果然后被锁存以提供基于解码地址信号执行字线访问的足够的时间。解码地址信号然后在时钟周期期间被移除，使得旧解码值在新地址被接收之前已被移除。因此，在每个时钟周期的开始，解码可以可靠地进行，而不必等待延迟时钟信号来开始解码。[0025]目前为止，应了解，提供了存储器，所述存储器包括具有多个字线的存储器阵列。所述存储器包括多个锁存预解码器，其中每个锁存预解码器接收时钟信号和多个地址信号，并且响应于所述时钟信号的时钟周期的第一沿来锁存多个地址信号的逻辑函数的结果，并且响应于所述时钟信号的所述时钟周期的第二沿来提供预定值，其中，响应于所述第二沿，所述多个锁存预解码器的每个锁存解码器提供相同的预定值。所述存储器还包括耦合到多个锁存预解码器的字线驱动器逻辑，该字线驱动器逻辑有选择性地激活所述多个字线的所选字线以响应所述锁存结果。所述存储器可以具有进一步的特征，通过该特征，所述字线驱动器逻辑在所述逻辑函数的结果被所述锁存预解码器锁存的时候基于所述逻辑函数的结果激活所述多个字线中的所选字线，以及当所述相同的预定值被所述锁存预解码器提供的时候没有激活所述多个字线中的字线。所述存储器可以具有进一步的特征，通过该特征，每个锁存预解码器接收第一地址位信号以及第二地址位信号作为多个地址信号，并且其中所述逻辑函数的所述结果对应于所述第一地址位信号以及所述第二地址位信号的AND函数的结果。所述存储器可以具有进一步的特征，通过该特征，所述相同的预定值是逻辑电平零。所述存储器可以具有进一步的特征，通过该特征，所述多个锁存预解码器接收N个地址位信号，其中所述第一地址位信号是所述N个地址位信号之一或是所述N个地址位信号之一的补码，并且所述第二地址位信号是所述N个地址位信号中的另一个或所述N个地址位信号中的另一个的补码。所述存储器可以具有进一步的特征，通过该特征，每个锁存预解码器包括第一导电类型的第一晶体管，该第一晶体管具有耦合到电源电压的第一电流电极、耦合到锁存器的第二电流电极，以及耦合到所述时钟信号的。每个预解码器可以还包括与所述第一导电类型相反的第二导电类型的第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极，以及耦合到所述第一地址位信号的控制电流电极。每个预解码器可以还包括所述第二导电类型的第三晶体管，该第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极，以及耦合到所述第二地址位信号的控制电极。每个预解码器可以还包括所述第二导电类型的第四晶体管，该第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的且反相的版本的控制电极，以及第二电流电极。每个预解码器可以还包括所述第二导电类型的第五晶体管，该第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极，以及耦合到地的第二电流电极。每个预解码器可以还包括反相器，该反相器具有耦合到所述第二电流电极的输入，以及提供所述逻辑函数的所述锁存结果或所述预定值的输出。所述存储器可以还包括接收所述时钟信号并且给所述多个锁存预解码器的每个提供延迟时钟信号的时钟驱动器电路，其中每个解码器在所述第一沿发生之后以预定延迟锁存所述逻辑函数的结果，其中所述预定延迟至少部分地由所述时钟驱动器电路提供。所述存储器可以具有进一步的特征，通过该特征，所述时钟驱动器电路可以包括接收所述时钟信号并且跟踪在每个锁存预解码器内执行所述逻辑函数的电路的定时的跟踪反相器以及跟踪在每个锁存预解码器内执行所述锁存的电路的定时的跟踪锁存器。
[0026]还描述包括具有多个字线的存储器阵列的存储器。所述存储器包括多个锁存预解码器。每个预解码器包括锁存器。每个预解码器还包括第一导电类型的第一晶体管，该第一晶体管具有耦合到电源电压的第一电流电极、耦合到所述锁存器的第二电流电极，以及耦合到时钟信号的控制电极。每个预解码器还包括与所述第一导电类型相反的第二导电类型的第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极，以及耦合到第一地址位信号的控制电极。每个预解码器还包括所述第二导电类型的第三晶体管，该第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极，以及耦合到第二地址位信号的控制电极。每个预解码器还包括所述第二导电类型的第四晶体管，该第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的且反相的版本的控制电极，以及第二电流电极。每个预解码器还包括所述第二导电类型的第五晶体管，该第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极，以及耦合到地的第二电流电极。每个预解码器还包括输出，其中所述输出提供与在所述时钟信号的时钟周期的第一部分期间在所述锁存器中的锁存值相对应的预解码值以及在所述时钟信号的所述时钟周期的第二部分期间的预定逻辑电平。所述存储器还包括耦合在所述多个锁存预解码器和所述存储器阵列之间的字线驱动器逻辑，其中所述字线驱动器逻辑基于在所述时钟周期的所述第一部分期间提供的预解码值激活所述多个字线中的所选字线。所述存储器可以具有进一步的特征，通过该特征，所述存储器被配置为接收N个地址位信号以访问所述存储器阵列内的位置，并且其中，对于每个所述锁存预解码器，所述第一地址位信号是所述N个地址位信号之一或是所述N个地址位信号之一的补码，以及所述第二地址位信号是所述N个地址位信号中的另一个或所述N个地址位信号中的另一个的补码。所述存储器可以具有进一步的特征，通过该特征，每个所述锁存预解码器使用所述第一地址位信号和所述第二地址位信号的地址位信号的唯一组合。所述存储器可以具有进一步的特征，通过该特征，对于每个所述多个锁存预解码器，在所述时钟周期的所述第一部分期间提供的所述预解码值对应于所述第一地址位信号和所述第二地址位信号的AND操作。所述存储器可以具有进一步的特征，通过该特征，所述预定逻辑电平是逻辑电平零，并且其中，在所述时钟周期的所述第二部分期间，所述多个锁存预解码器的每个锁存预解码器同时提供所述逻辑电平零。所述存储器可以具有进一步的特征，通过该特征，对于每个所述锁存预解码器，所述锁存器响应于所述时钟信号的上升沿来锁存所述锁存值，并且所述逻辑电平零被提供以响应所述时钟信号的下降沿。所述存储器可以具有进一步的特征，通过该特征，每个所述锁存预解码器可以包括所述第二导电类型的第六晶体管和反相器，该第六晶体管具有耦合到所述锁存器的第一电流电极、耦合到地的第二电流电极，以及耦合到所述时钟信号的延迟的版本的控制电极，并且该反相器具有耦合到所述时钟信号的延迟的版本的输入以及耦合到所述第四晶体管的所述控制电极的输出。所述存储器可以还包括时钟驱动器电路，该时钟驱动器电路接收所述时钟信号并且给所述多个锁存预解码器中的每一个提供所述时钟信号的所述延迟的且反相的版本，其中所述多个锁存预解码器的每一个在时钟信号的第一沿发生之后以预定延迟锁存所述锁存值，其中所述预定延迟至少部分地由所述时钟驱动器电路提供。所述存储器可以具有进一步的特征，通过该特征，所述时钟驱动器电路包括接收所述时钟信号并且跟踪每个锁存预解码器内的所述第一、第二、第三、第四、以及第五晶体管的定时的跟踪反相器以及跟踪每个锁存预解码器内的所述锁存器的定时的跟踪锁存器。所述存储器可以具有进一步的特征，通过该特征。
[0027]还描述的是一种在存储器中的方法，在该存储器中，具有多个锁存预解码器、耦合到所述多个锁存预解码器的字线驱动器电路，以及具有耦合到所述字线驱动器电路的多个字线的存储器阵列，该方法包括:由每个锁存预解码器响应于时钟信号的时钟周期的第一沿来锁存多个地址信号的逻辑函数的结果，以及给所述字线驱动器电路提供所述结果。所述方法还包括:由每个锁存预解码器响应于所述时钟信号的所述时钟周期的第二沿来给所述字线驱动器电路提供相同的预定值。所述方法还包括:由所述字线驱动器电路响应于在所述时钟信号的所述时钟周期的第一部分期间从所述锁存预解码器的每个接收所述结果来激活所述多个字线中的所选字线。所述方法还包括:响应于在所述时钟信号的所述时钟周期的第二部分期间接收所述相同的预定值，不激活所述多个字线中的任何字线。所述方法可以具有进一步的特征，通过该特征，所述时钟周期的所述第一沿对应于所述时钟周期的上升沿，以及所述时钟周期的所述第二沿对应于所述时钟周期的下降沿，以及由每个锁存预解码器提供给所述字线驱动器电路的所述逻辑函数的所述结果对应于第一地址位信号和第二地址位信号的AND函数的结果。
[0028]由于实施本发明的装置大部分是由本领域所属技术人员所熟知的电子元件以及电路组成，电路的细节不会在比上述所说明的认为有必要的程度大的任何程度上进行解释，以便理解和了解本发明基本概念并且不混淆或偏离本发明所教之内容。
[0029]虽然关于具体导电类型或电位极性描述了本发明，但技术人员知道导电类型和电位极性可以是相反的。
[0030]虽然参照具体实施例描述了本发明的描述，在不脱离如所附权利要求所陈述的的本发明范围的情况下，可以进行各种修改以及变化。例如，字线的或地址信号的数量可以改变。因此，说明书以及附图被认为是说明性而不是限制意义的，并且所有这些修改旨在包括在本发明范围内。关于具体实施例所描述的本发明的任何好处、优点或解决方案都不旨在被解释为任何或所有权利要求的关键的、必需的、或本质特征或元素。
[0031]本发明所使用的术语“耦合”不旨在限制为直接耦合或机械耦合。
[0032]此外，本发明所用的“一”被定义为一个或多个。并且，即使当相同权利要求包括介绍性短语“一个或多个”或“至少一个”以及诸如“一”的不定冠词，权利要求中的诸如“至少一个”和“一个或多个”的介绍性短语的使用不应当被理解为暗示由不定冠词“一”介绍另一个权利要求元素是将包含该所介绍的权利要求元素的任何特定权利要求限制到仅包含一个此类元素的发明。使用定冠词也是如此。
[0033]除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素。因此，这些术语不一定表示时间或这些元素的其它优先次序。
【权利要求】
1.一种存储器，包括: 具有多个字线的存储器阵列； 多个锁存预解码器，其中每个锁存预解码器接收时钟信号和多个地址信号，并且以响应于所述时钟信号的时钟周期的第一沿来锁存所述多个地址信号的逻辑函数的结果以及响应于所述时钟信号的所述时钟周期的第二沿来提供预定值，其中，响应于所述第二沿，所述多个锁存预解码器的每个锁存解码器提供相同的预定值；以及 耦合到所述多个锁存预解码器的字线驱动器逻辑，该字线驱动器逻辑响应于所述锁存结果来选择性地激活所述多个字线中的所选字线。
2.根据权利要求1所述的存储器，其中所述字线驱动器逻辑在所述逻辑函数的结果由所述锁存预解码器锁存期间基于所述逻辑函数的结果来激活所述多个字线中的所选字线，以及在所述相同的预定值由所述锁存预解码器提供期间不激活所述多个字线中的字线。
3.根据权利要求1所述的存储器，其中所述时钟周期的所述第一沿对应于所述时钟周期的上升沿，并且所述时钟周期的所述第二沿对应于所述时钟周期的下降沿。
4.根据权利要求1所述的存储器，其中每个锁存预解码器接收第一地址位信号以及第二地址位信号作为所述多个地址信号，并且其中所述逻辑函数的所述结果对应于所述第一地址位信号和所述第二地址位信号的AND函数的结果。
5.根据权利要求4所述的存储器，其中所述相同的预定值是逻辑电平零。
6.根据权利要求4所述的存储器，其中所述多个锁存预解码器接收N个地址位信号，其中所述第一地址位信号是所述N个地址位信号之一或是所述N个地址位信号之一的补码，并且所述第二地址位信号是所述N 个地址位信号中的另一个或是所述N个地址位信号中的另一个的补码。
7.根据权利要求4所述的存储器，其中所述多个锁存预解码器中的每个锁存预解码器包括: 第一导电类型的第一晶体管，该第一晶体管具有耦合到电源电压的第一电流电极、耦合到锁存器的第二电流电极，以及耦合到所述时钟信号的控制电极； 与所述第一导电类型相反的第二导电类型的第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极，以及耦合到所述第一地址位信号的控制电流电极； 所述第二导电类型的第三晶体管，该第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极，以及耦合到所述第二地址位信号的控制电极； 所述第二导电类型的第四晶体管，该第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的且反相的版本的控制电极，以及第二电流电极； 所述第二导电类型的第五晶体管，该第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极，以及耦合到地的第二电流电极；以及 反相器，具有耦合到所述第二电流电极的输入，以及提供所述逻辑函数的所述锁存结果或所述预定值的输出。
8.根据权利要求1所述的存储器，还包括: 时钟驱动器电路，该时钟驱动器电路接收所述时钟信号并且给所述多个锁存预解码器中的每个提供延迟时钟信号，其中每个预解码器在所述第一沿发生之后以预定延迟锁存所述逻辑函数的所述结果，其中所述预定延迟至少部分地由所述时钟驱动器电路提供。
9.根据权利要求8所述的存储器，所述时钟驱动器电路包括: 接收所述时钟信号并且跟踪在每个锁存预解码器内执行所述逻辑函数的电路的定时的跟踪反相器；以及 跟踪在每个锁存预解码器内执行所述锁存的电路的定时的跟踪锁存器。
10.一种存储器，包括: 具有多个字线的存储器阵列； 多个锁存预解码器，其中所述锁存预解码器中的每个包括: 锁存器； 第一导电类型的第一晶体管，该第一晶体管具有耦合到电源电压的第一电流电极、耦合到所述锁存器的第二电流电极，以及耦合到时钟信号的控制电极； 与所述第一导电类型相反的第二导电类型的第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第一地址位信号的控制电流电极；` 所述第二导电类型的第三晶体管，该第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极，以及耦合到第二地址位信号的控制电极； 所述第二导电类型的第四晶体管，该第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的且反相的版本的控制电极，以及第二电流电极； 所述第二导电类型的第五晶体管，该第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极，以及耦合到地的第二电流电极；以及 输出，其中所述输出提供与在所述时钟信号的时钟周期的第一部分期间所述锁存器中的锁存值相对应的预解码值以及在所述时钟信号的所述时钟周期的第二部分期间的预定逻辑电平；以及 耦合在所述多个锁存预解码器和所述存储器阵列之间的字线驱动器逻辑，其中所述字线驱动器逻辑基于在所述时钟周期的所述第一部分期间提供的预解码值激活所述多个字线中的所选字线。
11.根据权利要求10所述的存储器，其中所述存储器被配置为接收N个地址位信号以访问所述存储器阵列内的位置，并且其中，对于所述锁存预解码器的每个，所述第一地址位信号是所述N个地址位信号之一或是所述N个地址位信号之一的补码，并且所述第二地址位信号是所述N个地址位信号中的另一个或是所述N个地址位信号中的另一个的补码。
12.根据权利要求11所述的存储器，其中所述锁存预解码器的每个使用所述第一地址位信号和所述第二地址位信号的地址位信号的唯一组合。
13.根据权利要求12所述的存储器，其中，对于所述多个锁存预解码器中的每个，在所述时钟周期的所述第一部分期间提供的所述预解码值对应于所述第一地址位信号和所述第二地址位信号的AND操作。
14.根据权利要求12所述的存储器，其中所述预定逻辑电平是逻辑电平零，并且其中，在所述时钟周期的所述第二部分期间，所述多个锁存预解码器的每个锁存预解码器同时提供所述逻辑电平零。
15.根据权利要求10所述的存储器，其中，对于所述锁存预解码器中的每个，所述锁存器响应于所述时钟信号的上升沿来锁存所述锁存值，并且所述逻辑电平零被提供以响应所述时钟信号的下降沿。
16.根据权利要求10所述的存储器，其中所述锁存预解码器的每个还包括: 所述第二导电类型的第六晶体管，该第六晶体管具有耦合到所述锁存器的第一电流电极、耦合到地的第二电流电极，以及耦合到所述时钟信号的延迟的版本的控制电极；以及 反相器，具有耦合到所述时钟信号的延迟的版本的输入以及耦合到所述第四晶体管的所述控制电极的输出。
17.根据权利要求15所述的存储器，还包括: 时钟驱动器电路，该时钟驱动器电路接收所述时钟信号并且给所述多个锁存预解码器中的每个提供所述时钟信号的所述延迟的且反相的版本，其中所述锁存预解码器的每个在时钟信号的第一沿发生之后以预定延迟锁存所述锁存值，其中所述预定延迟至少部分地由所述时钟驱动器电路提供。
18.根据权利要求17所述的存储器，其中所述时钟驱动器电路包括: 接收所述时钟信号并且跟踪每个锁存预解码器内的所述第一、第二、第三、第四、以及第五晶体管的定时的跟踪反相器；以及 跟踪每个锁存预解码器内的所述锁存器的定时的跟踪锁存器。
19.一种在存储器中的方法，该存储器具有多个锁存预解码器、耦合到所述多个锁存预解码器的字线驱动器电路，以及具有耦合到所述字线驱动器电路的多个字线的存储器阵列，该方法包括: 由每个锁存预解码器响应于时钟信号的时钟周期的第一沿来锁存多个地址信号的逻辑函数的结果，以及给所述字线驱动器电路提供所述结果； 由每个锁存预解码器响应于所述时钟信号的所述时钟周期的第二沿来给所述字线驱动器电路提供相同的预定值； 由所述字线驱动器电路响应于在所述时钟信号的所述时钟周期的第一部分期间从所述锁存预解码器的每个接收所述结果来激活所述多个字线中的所选字线；以及 响应于在所述时钟信号的所述时钟周期的第二部分期间接收所述相同的预定值，不激活所述多个字线中的任何字线。
20.根据权利要求19所述的方法，其中: 所述时钟周期的所述第一沿对应于所述时钟周期的上升沿，并且所述时钟周期的所述第二沿对应于所述时钟周期的下降沿，以及 由每个锁存预解码器提供给所述字线驱动器电路的所述逻辑函数的所述结果对应于第一地址位信号和第二地址位信号的AND函数的结果。
【文档编号】G11C8/18GK103489472SQ201310228537
【公开日】2014年1月1日 申请日期:2013年6月8日 优先权日:2012年6月8日
【发明者】赫马·拉马穆尔蒂, 拉万德拉拉吉·拉马拉朱 申请人:飞思卡尔半导体公司