具有双间隔件的一晶体管和一阻变随机存取存储器的结构的制作方法

具有双间隔件的一晶体管和一阻变随机存取存储器的结构的制作方法
【专利摘要】本发明提供了具有双间隔件的一晶体管和一阻变随机存取存储器的结构，并且还提供了一种阻变随机存取存储器(RRAM)单元及其制造方法。RRAM单元包括晶体管和RRAM结构。RRAM结构包括：底电极，具有通孔部分和顶部；阻变材料层，位于底电极上并且其宽度与底电极的顶部的宽度相同；覆盖层，位于底电极上方；第一间隔件，围绕覆盖层和顶电极；第二间隔件，围绕底电极的顶部和第一间隔件；以及顶电极。RRAM单元还包括将RRAM结构的顶电极连接至金属层的导电材料。
【专利说明】具有双间隔件的一晶体管和一阻变随机存取存储器的结构
【技术领域】
[0001]本发明涉及半导体器件，更具体地，涉及阻变随机存取存储器(RRAM)器件结构和制造该RRAM器件的方法。
【背景技术】
[0002]在集成电路(IC)器件中，阻变随机存取存储器(RRAM)是用于下一代非易失性存储器件的新兴技术。RRAM是包括RRAM单元阵列的存储器结构，每一个RRAM单元都采用阻抗值而不是电荷来存储数据位。具体地，每一个RRAM单元都包括阻变材料层，可调节阻变材料层的阻抗来表示逻辑“O”或逻辑“I”。RRAM器件的工作原理是:通常为绝缘的电介质可通过施加足够高的电压后形成的细丝(filament)或导电通路而导电。细丝或导电通路的形成是RRAM的形成操作或形成工艺。足够高的电压是‘形成’电压。导电通路的形成可由包括缺陷、金属迁移和其他机理的不同机理而引起。可在RRAM器件中使用各种不同的介电材料。一旦细丝或导电通路形成，通过施加合适的电压，其可被复位(即，断开)而引起高阻抗或者被置位(即重新形成)而引起较低的阻抗。存在各种架构来配置RRAM单元阵列。例如，交叉点架构包括在交叉的字线和位线之间配置每一个单元的RRAM。近来，提出的在每一个单元中使一个PPRM与一个晶体管成对的晶体管类型的架构(ITlR)可提高随机存取时间。然而，还在继续寻找对ITlR RRAM单元的改进及其制造方法。

【发明内容】

[0003]根据本发明的一个方面，提供了一种阻变随机存取存储器(RRAM)单元，包括晶体管、RRAM结构和导电材料。RRAM结构具有:底电极，具有通孔部分和顶部，底电极的通孔部分嵌入在第一 RRAM停止层内；阻变材料层，位于底电极上，其宽度与底电极的顶部的宽度相同；覆盖层，位于阻变材料层上，其宽度小于阻变材料层的宽度；第一间隔件，围绕覆盖层，第一间隔件与阻变材料层对齐；第二间隔件，围绕阻变材料层和底电极的顶部；顶电极，位于阻变材料层上，其宽度等于覆盖层的宽度。导电材料将RRAM结构的顶电极连接至金属层。
[0004]优选地，第一间隔件包括氮化硅或碳化硅。
[0005]优选地，第二间隔件的材料与第一间隔件的材料相同。
[0006]优选地，覆盖层包括钛、铪、钼或钽。
[0007]优选地，RRAM结构还具有位于导电材料的一部分、顶电极、阻变材料层和第二间隔件的上方且围绕导电材料的一部分、顶电极、阻变材料层和第二间隔件的第二 RRAM停止层。
[0008]优选地，第二间隔件的材料与第二 RRAM停止层的材料相同。
[0009]优选地，该RRAM单元还包括位于部分顶电极上方的氮氧化硅层。
[0010]根据本发明的另一方面，提供了一种阻变随机存取存储器(RRAM)单元，包括晶体管、RRAM结构和导电材料。RRAM结构具有:底电极；阻变材料层，位于底电极上，其宽度与底电极的宽度相同；覆盖层；顶电极，位于覆盖层上；第一保护层，至少围绕覆盖层，顶电极和覆盖层具有相同的宽度且小于底电极的宽度，并且保护层完全设置在阻变材料层上；第二保护层，围绕第一保护层、阻变材料层和部分底电极。导电材料将RRAM结构的顶电极连接至金属层。
[0011]优选地，RRAM单元还包括位于晶体管和RRAM结构之间的三个或三个以上的金属层。
[0012]优选地，阻变材料层包括氧化铪、氧化锆、氧化铝、氧化镍、氧化钽或氧化钛。
[0013]优选地，第一保护层包括氮化硅。
[0014]根据本发明的又一方面，提供了一种制造阻变随机存取存储器(RRAM)单元的方法，方法包括:在半导体衬底上形成晶体管；沉积底电极层；沉积阻变材料层；沉积覆盖层；沉积顶电极层；沉积顶电极保护层；通过图案化并蚀刻顶电极保护层、顶电极层和覆盖层来形成顶电极；在顶电极保护层、顶电极和覆盖层的周围形成第一间隔件；将第一间隔件和顶电极保护层用作蚀刻掩模，通过图案化和蚀刻底电极层来形成底电极；以及在底电极和第一间隔件的周围形成第二间隔件。
[0015]优选地，该方法还包括:在晶体管和底电极层之间形成两个或两个以上的金属互连层。
[0016]优选地，该方法还包括:沉积RRAM停止层和介电层；在介电层和RRAM停止层内蚀刻顶电极通孔；以及用金属填充顶电极通孔。
[0017]优选地，顶电极层是氮化钽、氮化钛或钼。
[0018]优选地，间隔件包括在底电极的蚀刻过程中比图案化的硬掩模具有更高蚀刻选择性的材料。
[0019]优选地，在底电极的蚀刻过程中，顶电极保护层基本被移除。
[0020]优选地，顶电极保护层是氮氧化硅。
[0021]优选地，第一间隔件包括氮化硅、掺碳氮化硅或碳化硅。
[0022]优选地，第一间隔件和第二间隔件包括相同的材料。
【专利附图】

【附图说明】
[0023]当参照附图阅读时，根据以下详细描述最好理解本发明的方面。需要强调的是，根据工业的标准惯例，各种部件没有按照比例绘制。事实上，为了清楚地讨论，可随意增大或减小各个部件的尺寸。
[0024]图1是根据本发明各个实施例的阻变随机存取存储器(RRAM)结构的截面图。
[0025]图2是根据各个实施例中本发明的各个方面制造RRAM单元的方法流程图。
[0026]图3至图16是根据本发明各个实施例的处于各个制造阶段的部分制造的RRAM结构的截面图。
【具体实施方式】
[0027]应该理解，为了实现各个实施例的不同特征，以下发明提供了许多不同的实施例或实例。下文描述了部件和配置的具体实例以简化本发明。当然这些只是实例并不用于限制。而且，本发明可在各个实例中重复参考数字和/或字母。这种重复是为了简化和清楚但其自身并不表明所讨论的各个实施例和/或配置之间的关系。
[0028]此外，本文可使用诸如“在...下方”、“下方”、“在...上方”、“上方”等的空间上
相对术语以便于描述如附图所示一个元件或部件与另一个元件或部件的关系。除了附图所示的方向外，空间上相对术语旨在包括器件处于使用或操作中的不同方向。例如，如果将附图中的器件颠倒，则被描述为在其他元件或部件下方的元件将随之被定位在其他元件或部件的上方。因此，示例性的术语“在...下方”可包括上方和下方两个方向。
[0029]图1是根据本发明各个实施例的嵌入在晶体管上方的多层互连(MLI)结构内的阻变随机存取存储器(RRAM)结构的截面图。RRAM结构100包括位于RRAM停止层102内和RRAM停止层102上方的底电极104A/B、阻变材料层106、覆盖层108以及顶电极110。底电极由两部分组成:嵌入在RRAM停止层102内的通孔部分104B以及位于通孔部分和RRAM停止层102上方的顶部104A。金属/介电层设置在RRAM停止层102下方且包括嵌入在介电层114内的一个或多个金属部件112。覆盖层108设置在顶电极110和阻变材料层106之间。第一间隔件124A围绕覆盖层108和顶电极110。第二间隔件124B围绕第一间隔件124A、阻变材料层106和底电极的顶部104A。第二 RRAM停止层116覆盖顶电极110和第二间隔件124B。接触材料具有两部分:通孔接触件118A和通过第二 RRAM停止层116电连接至顶电极110的金属部件118B。介电材料120填充第二 RRAM停止层116上方的RRAM结构100之间的区域。另一种介电材料122设置在介电材料120的上方并且金属部件118B嵌入其中。介电材料120可由与介电材料122和介电层114相同的材料形成。
[0030]根据各个实施例，顶电极110的宽度小于底电极的顶部104A的宽度。覆盖层108具有与顶电极110相同的宽度。阻变材料层106具有与底电极104A相同的宽度。阻变材料层106和顶电极110的宽度差为第一隔离件124A的宽度。换言之，第一隔离件124A与阻变材料层106和底电极的顶部104A对齐。
[0031]第一隔离件124A在底电极的蚀刻过程中保护覆盖层并遮挡阻变材料层和底电极。在一些实施例中，第一间隔件124A称为第一保护层。第一间隔件124A减小或防止了覆盖层和顶电极处的侧壁损坏。当与薄或破坏的阻变材料层结合在一起时，这样的侧壁损坏会形成导致单元泄露的泄露路径。当RRAM处于高阻态时，由于单元泄漏而读出低阻。第一间隔件124A有效地使覆盖层108和阻变材料层106交界的角落区钝化并防止泄露路径形成。
[0032]第二间隔件124B在后续的处理和操作中保护阻变材料层106和底电极的顶部104A的侧壁。在一些实施例中，第二间隔件124B称为第二保护层。第二间隔件防止氧气扩散到RRAM中并生成泄露路径。这种泄露路径因为不能保持特定数据而使RRAM存在缺陷。
[0033]如图1所示，以虚线示出了第一间隔件124A和第二间隔件124B之间的界面。当第一间隔件124A和第二间隔件124B是相同材料时，界面可以是检测不到的。在一些实施例中，第一间隔件和第二间隔件通过含氟材料的薄膜而分隔开，或者这种材料与第一间隔件的材料相同。在一些实施例中，第一间隔件和第二间隔件包括不同的材料。例如，第一间隔件可以是氮化硅而第二间隔件可以是碳化硅或掺碳氮化硅。当第一间隔件和第二间隔件包括不同的材料时，它们之间的界面可容易地检测到。
[0034]RRAM结构100具有两种或多种状态，每种状态都具有对应于不同数值的不同电阻值。RRAM结构100响应于施加于RRAM结构100的预定电压或电流而从一种状态切换至另一种状态。例如，RRAM结构100具有称为“高阻态”的相对较高的阻抗状态以及称为“低阻态”的相对较低的阻抗状态。通过对电极施加预定的电压或电流，RRAM结构100可从高阻态切换至低阻态或者从低阻态切换至高阻态。
[0035]在具有一个晶体管和一个RRAM(ITIR)的存储位单元中，底电极104A/B通过MLI电连接至晶体管的漏电极。在一些实施例中，RRAM结构被放置在第四金属层(M4)和第五金属层(M5)之间。在其他实施例中，RRAM结构被放置在其他金属层之间。在又一些其他实施例中，RRAM结构不只一次地被放置在不只两层的金属层之间。当RRAM的占用空间(footprint)大于对应晶体管的占用空间使得在RRAM的一层中不能制造一个晶体管一个RRAM的配对时，RRAM结构可被放置多次。
[0036]底电极104A/B 可由金(Au)、钼(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、鹤(W)、铱-钽合金(Ir-Ta)或铟锡氧化物(ITO)或这些元素的任何合金、这些元素的氧化物、氮化物、氟化物、碳化物、硼化物或硅化物(诸如TaN、TiN、TiAlN、TiW)或它们的组合而制成。底电极104的厚度可在约100-500nm之间。在一些实施例中，底电极包括通孔部分和顶部。通孔部分可包括一层或多层并且可以是针对下方金属部件的导电势垒材料。顶部也可包括一层或多层。在一个实施例中，底电极包括氮化钽层和氮化钛层。
[0037]阻变材料层106形成在底电极104上且直接接触底电极104。阻变材料层106的厚度可在约20-100nm之间。阻变材料层可包括W、Ta、T1、N1、Co、Hf、Ru、Zr、Zn、Fe、Sn、Al、Cu、Ag、Mo、Cr中的一种或多种的氧化物。在一些情况下，可包括硅以形成复合材料。在一些实施例中，采用氧化铪和/或氧化锆。
[0038]在阻变材料层106上方形成顶电极110。顶电极110可由诸如金(Au)、钼(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、鹤(W)、铱钽合金(Ir-Ta)或铟锡氧化物(ITO)或这些元素的任何合金、这些元素的氧化物、氮化物、氟化物、碳化物、硼化物或硅化物(诸如TaN、TiN, TiAlN, Tiff)或它们的组合的材料形成。顶电极110的厚度可在约100-500nm 之间。
[0039]通过至少四个电连接来控制ITlR存储单元，以读、写和形成存储单元。晶体管的栅极接触件控制导通沟道区的栅极电压。体接触件(body contact)可用于连接至半导体衬底并使晶体管接地或偏置。电源线接触件连接至顶电极110 ;以及位线接触件连接至晶体管的源极区接触件。
[0040]在存储单元“形成”操作中，对底电极104A/B和顶电极110之间的整个RRAM结构施加特定电压。从位线接触件至电源线接触件，通过晶体管提供该电压。“形成”电压通常是与用于读和写存储单元的电压不同的电压且通常处于较高的绝对值或者具有不同的极性。在一个实例中，压差可以为3伏特以上，或者约5伏特。在“形成”操作中，可通过体接触件提供偏压。在一些实施例中，直接通过MLI而避过与存储单元相关联的晶体管提供“形成”电压。如果由于蚀刻底电极而产生聚合物残留物和对阻变材料层106的顶面的损伤提供了导通路径，则电流可通过该路径泄露而不是横跨阻变材料层106形成细丝。然而，由于间隔件124A/B (其也可称为保护层)，靠近覆盖层108的侧壁和/或阻变材料层106的侧壁存在的聚合物残留物和对阻变材料层106顶面的损伤被最小化从而没有生成这样的泄露路径。
[0041]在“形成”操作后，横跨阻变材料层106设置一个或多个细丝导体。阻变材料层106两端的电阻为低值并且当晶体管被选择时可传输高电流。在写操作中，通过传输与“形成”电压不同的电压来断开一个或多个细丝导体。在一些实施例中，“写”电压可具有与“形成”电压不同的极性。在一个实例中，压差约为I伏特。在一个或多个细丝导体断开后，阻变材料层106两端的阻抗为高值，因此当晶体管被选择时，可传输低电流或者没有电流传输。后续的写操作仍然施加比“形成”电压小的不同电压以重新连接断开的细丝导体。通过改变细丝导体，高或低阻抗被存储在存储单元中，当电源移除后其不会发生变化。高阻抗或低阻抗可分别读作“O”或“I”。在读操作中，横跨RRAM结构施加“读”电压。在一些实例中，“读”电压在约0.3伏特至约0.5伏特之间。“读”电压比“写”电压小很多以避免无意中向存储单元写入不同的值。
[0042]存储单元通常连接至嵌入在逻辑器件中或作为独立存储器件的存储单元阵列。存储单元阵列被分组为位线和字线。位线接触件连接至存储单元阵列的位线并且栅极接触件连接至存储单元阵列的字线。
[0043]图2是根据各个实施例的本发明各个的方面用于制造存储器件的方法200的流程图。与截面图3至图11结合来讨论方法200中的各个操作。在方法200的操作201中，提供了具有晶体管和位于晶体管上方的一层或多层金属/介电层的半导体衬底。半导体衬底可以是硅衬底。可选地，衬底可包括:诸如锗的另一种基本半导体、包括碳化硅的化合物半导体、包括硅锗的合金半导体或它们的组合。在一些实施例中，衬底是绝缘体上半导体(SOI)衬底。衬底可包括诸如P阱和η阱的掺杂区。在本发明中，晶圆是包括半导体衬底以及形成在半导体衬底内和半导体衬底上方并附接至半导体衬底的各种部件的工件。晶圆可处于制造的各个阶段中并采用CMOS工艺对其进行处理。通过已知的晶体管制造工艺形成晶体管，并且晶体管可以是诸如多晶硅栅极晶体管或高k金属栅极晶体管的平面晶体管，或者是诸如鳍式场效晶体管的多栅极晶体管。在晶体管形成后，在晶体管上方形成多层互连(MLI)中的一层或多层金属/介电层。根据一些实施例，在晶体管上方形成四层金属/介电层。
[0044]在操作203中，在一层或多层金属/介电层的上方沉积第一 RRAM停止层。第一RRAM停止层可以是碳化硅、氮氧化硅、氮化硅、掺碳氮化硅或掺碳氧化硅。选择第一 RRAM停止层以具有与底电极材料不同的蚀刻选择性。另一种选择标准是逻辑器件部分(图3至图11中的部分303)的设计要求。采用诸如等离子体增强(PE) CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD或热CVD的化学汽相沉积(CVD)工艺在平坦化的金属/介电层上方沉积第一 RRAM停止层。
[0045]在操作205中，在第一 RRAM停止层内图案化底电极通孔。通过首先在第一 RRAM停止层上方沉积光刻胶、将光刻胶的一部分曝光于辐射、显影光刻胶然后将光刻胶用作蚀刻掩模在第一 RRAM停止层内蚀刻底电极通孔来形成底电极通孔。在一些实施例中，可使用只有一部分的底电极。例如，整个底电极可嵌入在第一 RRAM停止层内。在这样的实施例中，底电极通孔被图案化为具有比下方的金属部件的宽度大或小的底电极宽度。
[0046]图3是在操作205后的部分晶圆的截面图。晶圆300包括RRAM部分301和逻辑器件部分303。在RRAM部分301中执行方法200的各个操作，而在逻辑器件部分303中执行常规的MLI形成。没有示出在RRAM层下方的晶体管和金属/介电层。图3的截面包括金属/介电层305，其包括金属部件311和介电材料313。在RRAM部分301和逻辑器件部分303的金属/介电层305的上方沉积第一 RRAM停止层307。在RRAM部分301的金属部件311上方的第一 RRAM停止层307内形成底电极通孔309。[0047]返回参照图2，在操作207中，在底电极通孔内和第一 RRAM停止层上方沉积底电极层。底电极层可以是采用物理汽相沉积(PVD)工艺或镀工艺所沉积的氮化钽、氮化钛、钨或铜。在一些情况中，可首先沉积衬垫层或势垒层，然后采用已知的沉积方法中的一种来沉积块状材料。因为底电极层沉积填充了底电极通孔并覆盖了第一 RRAM停止层，所以底电极层的位于底电极通孔上方的部分可具有与不在底电极通孔上方的部分不同的厚度。图4是在操作207后包括位于第一 RRAM停止层上方的底电极层401的部分晶圆的截面图。如图4所示，底电极层401的顶面在底电极通孔上方可以是不均匀的。
[0048]返回参照图2，在操作209中平坦化底电极。通过化学机械抛光(CMP)工艺执行平坦化。调整平坦化以使底电极顶部的厚度变化最小。参照图5，底电极层501包括顶部501A和通孔部分501B。在平坦化后，底电极层部分501A的顶面是平的且图4所示凹陷消失。底电极的顶部501A的高度一致性在操作期间提供了均匀的电场且提高了存储单元的精度。
[0049]返回参照图2，在操作211中，在底电极上方顺序沉积阻变材料层、覆盖层、顶电极层和顶电极保护层。RRAM中的阻变材料层是金属氧化物，其可是氧化铪、氧化锆、氧化铝、氧化镍、氧化钽、氧化钛和其他已知用作阻变材料层的氧化物。金属氧化物可具有非化学计量的氧与金属的比率。取决于沉积方法，可调整氧与金属的比率和其他工艺条件以实现特定的阻变材料层特性。例如，一组条件可产生低“形成”电压而另一组条件可产生低“读出”电压。可沉积金属氧化物。在一些实施例中，金属氧化物是过渡金属氧化物。在其他实施例中，阻变材料层是金属氮氧化物。
[0050]可通过诸如具有包含金属和氧的前体的原子层沉积(ALD)的适合技术形成阻变材料层。可使用其他化学汽相沉积(CVD)技术。在另一个实例中，可通过物理汽相沉积(PVD)来形成阻变材料层，诸如具有金属溅射靶并向PVD室提供氧气或者可选地提供氮气的溅射工艺。在又一个实例中，可通过电子束沉积工艺形成阻变材料层。阻变材料层的厚度可在约20埃至约100埃之间的范围内或者在约40埃至约100埃之间的范围内。更厚的阻变材料层导致更高的形成电压。然而，薄阻变材料层如果被过度蚀刻则会容易出现电流泄露且其对表面和厚度的非一致性更加敏感。
[0051]阻变材料层上方的RRAM中的覆盖层是金属。在各个实施例中，覆盖层是例如钛、铪、钼和钽的金属。可采用PVD工艺、例如ALD工艺的CVD工艺来沉积覆盖层。覆盖层的厚度可在约20埃至约100埃之间的范围内或者在约40埃至约80埃之间的范围内。
[0052]顶电极可以是金属、金属氮化物、掺杂多晶硅或其他适合的导电材料。例如，顶电极可以是氮化钽、氮化钛或钼。可通过PVD、包括ALD的CVD或其他适合的技术形成顶电极且其厚度在约100埃至约500埃之间的范围内。可选地，顶电极包括其他适合的导电材料以将器件电连接至用于电路布线的互连结构的其他部分。
[0053]顶电极保护层是用于成形第一间隔件和可选的第二间隔件的硬掩模材料。顶电极保护层的厚度取决于第一间隔件的宽度或阻变材料层和顶电极的宽度差。在一些实施例中，采用氮氧化硅。氮氧化硅与底电极金属相比具有良好的蚀刻选择性。可采用包括碳化娃、掺碳氮化娃或氮化娃的其他硬掩模材料。根据一些实施例，沉积厚度大于约200埃的氮
氧化硅层。
[0054]在一些实施例中，这些层被沉积在一个系统内而没有破坏真空。具体地，这些层中的一层或多层可沉积在相同室内或每一层都沉积在相同真空系统的不同室内。在其他实施例中，采用一个以上的半导体处理系统。图6是示出从上到下依次为顶电极保护层607、顶电极层605、覆盖层603、阻变材料层601和底电极501的截面图。
[0055]返回参照图2，在操作213中，图案化顶电极。图案化包括光刻操作，其中包括沉积光刻胶、通过将光刻胶曝光于辐射来限定图案以及显影光刻胶来生成光刻胶图案。然后，将光刻胶图案用作蚀刻掩模以保护RRAM结构中的期望部分。如图7所示，从晶圆的RRAM部分301中移除顶电极保护层的一部分、顶电极的一部分和覆盖层的一部分。从晶圆的逻辑器件部分303中移除全部的顶电极保护层、顶电极层和覆盖层。如图7所示，具有相同宽度的顶电极保护层707、顶电极705和覆盖层703保留在阻变材料层601的上方。在一些实施例中，覆盖层和顶电极层可由相同的材料形成，但采用不同的工艺以改变具体的材料特性。在其他实施例中，覆盖层是金属而顶电极层是金属氮化物，例如覆盖层可以是钛而顶电极是氮化钽。蚀刻工艺中到达阻变材料层601时停止。能够利用者到达新的材料层时检测蚀刻终止，从而限制过蚀刻的量。因为阻变材料层601可以薄如40埃，所以不能容忍较大的过蚀刻量，因为阻变材料层将被移除或损坏。
[0056]返回参照图2，在操作215中，在顶电极保护层、顶电极层和覆盖层的露出部分的周围形成间隔件。间隔件材料可以是氮化硅、碳化硅或碳氮化硅。间隔件材料是覆盖顶电极保护层、顶电极和覆盖层的顶部和侧壁的保护膜。如图8所示，间隔件材料801沉积在逻辑器件部分303和RRAM部分301中的阻变材料层的上方。间隔件材料801共形地涂覆顶电极保护层707、顶电极705和覆盖层703的侧壁。然后，蚀刻间隔件以移除间隔件材料801的平面(field)部分。由于共形沉积的形状，所以在该蚀刻工艺中移除位于诸如逻辑器件部分303的敞开区内和顶电极705上方的间隔件材料801。如图9所示，一小部分保留作为第一间隔件901。在后续的蚀刻操作中，第一间隔件901包围并保护顶电极保护层707、顶电极705和覆盖层703的侧壁以及表面改性层601的顶部。第一间隔件901具有高度Hl和宽度W1。蚀刻后的第一间隔件901的高度和宽度可通过调节沉积和蚀刻参数来调整。在一些实施例中，消耗顶电极保护层707的一小部分以确保平面区内的间隔件材料801被完全移除。根据各个实施例，保留至少约150埃至约200埃之间的顶电极保护层707。
[0057]根据各个实施例，执行间隔件蚀刻而没有首先进行图案化，因为可蚀刻共形间隔件材料801的形状以形成第一间隔件901。然而，可在蚀刻前首先通过图案化间隔件材料来形成其他第一间隔件。如果使用图案，则第一间隔件可形成为任何形状。
[0058]返回参照图2，在操作217中形成底电极。将第一间隔件901用作蚀刻掩模以移除图9中的阻变材料层601和底电极层501的一部分，从而形成阻变材料层1003和底电极1005。因为通过蚀刻而没有使用光刻胶来形成阻变材料层1003和底电极1005，所以使能够引起单元泄露的阻变材料层1003和底电极1005侧壁上的聚合物沉积物最少。在蚀刻过程中，蚀刻剂还攻击顶电极保护层707的材料，使得随着底电极的不需要部分被移除，顶电极保护层707也可被消耗。在一些实施例中，保留顶电极保护层707的一小部分，例如，约30埃。然而，即使顶电极保护层707被消耗掉，但第一间隔件1001部分仍然保留。第一间隔件1001部分具有分别小于高度Hl和宽度Wl的高度H2和宽度W2。在一个实例中，W2/W1的比率约为85%。
[0059]返回参照图2，在操作218中，在底电极、阻变材料层和第一间隔件顶部的周围形成第二间隔件。第二间隔件的材料可以是氮化硅、碳化硅或碳氮化硅。第二间隔件的材料可以是与第一间隔件相同的材料或不同的材料。如图11所示，第二间隔件材料1101沉积在逻辑器件部分303和RRAM部分301中。间隔件材料1101共形地涂覆第一间隔件1001、阻变材料层1003和底电极的顶部1005的侧壁。然后，蚀刻间隔件以移除间隔件材料1101的平面部分。由于共形沉积的形状，所以在该蚀刻过程中，诸如逻辑器件部分303的敞开区内和顶电极705上方的间隔件材料1101被移除。如图12所示，一小部分保留作为第二间隔件1201。第二间隔件1201围绕并保护第一间隔件1001、阻变材料层1003和底电极的顶部1005的侧壁。第二间隔件1201具有高度H3和宽度W3。蚀刻后第二间隔件的高度H3和宽度W3可通过调节沉积和蚀刻参数来调整。在一些实施例中，顶电极保护层707被完全消耗。在其他实施例中，蚀刻顶电极705的一小部分以确保平面区内的间隔件材料1101被完全移除。
[0060]返回参照图2，在操作219中，沉积第二 RRAM停止层和位于第二 RRAM停止层上方的介电层。第二 RRAM停止层可具有与第一 RRAM停止层相同的材料。第二 RRAM停止层可以是碳化硅、氮氧化硅、氮化硅、掺碳氮化硅或掺碳氧化硅。选择第二 RRAM停止层以具有与上覆介电层材料不同的蚀刻选择性。采用诸如等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP) CVD或热CVD的化学汽相沉积(CVD)工艺在RRAM结构上方共形地沉积第二 RRAM停止层。共形工艺窗(conformity process window)部分取决于RRAM结构的纵横比，这取决于顶电极的厚度。因此，在各个实施例中，顶电极的厚度不大于500埃。图13示出了 RRAM区301中的第二间隔件1201和顶电极705的上方和周围以及逻辑区303中的第一 RRAM停止层307的上方的第二 RRAM停止层1301。
[0061]在第二 RRAM停止层的上方沉积介电层。介电层可以是与图3中的金属/介电层305中的介电材料313相同的材料。介电层可以是氧化硅、诸如多孔氧化硅层的低k氧化硅或其他常用层间介电(ILD)材料。介电层完全填充了 RRAM结构之间的区域且覆盖了 RRAM结构。
[0062]返回参照图2，在操作221中平坦化介电层。取决于沉积的方法，介电层可具有不均匀的顶面。在后续的接触件蚀刻中，不均匀的顶面可导致一些部分中的过蚀刻而在其他部分中蚀刻不足。CMP工艺通常用于平坦化介电层。图13示出了第二 RRAM停止层1301上方的平坦化的介电层1303。
[0063]在操作223中，图案化顶电极通孔和接触件通孔。顶电极通孔从介电层的顶面延伸至顶电极。可以多步执行操作223:第一步，第一图案化和蚀刻终止于RRAM部分中的第二 RRAM停止层的顶部，以及第二步，蚀刻贯通第二 RRAM停止层至顶电极。采用已知的工艺执行第一步的图案化和蚀刻。可与逻辑器件的接触件蚀刻一起来执行后续的蚀刻贯通第二RRAM停止层的步骤。
[0064]然后，在逻辑部分的介电层内图案化接触件通孔。接触件通孔从介电层的顶部延伸至第一 RRAM停止层下方的金属/介电层中的金属部件。第一图案化和蚀刻终止于逻辑部分中的第一 RRAM停止层的顶部，随后蚀刻贯通第一 RRAM停止层至金属/介电层中的金属部件。采用已知的工艺来执行第一步的图案化和蚀刻。可与RRAM部分的顶电极通孔蚀刻一起来执行后续的蚀刻贯通第一 RRAM停止层的步骤。
[0065]图14是顶电极通孔蚀刻后的截面图。RRAM结构被第二 RRAM停止层1301共形覆盖。介电层1303填充RRAM结构之间的空间且覆盖RRAM结构。在介电层1303内蚀刻顶电极通孔1401向下至第二 RRAM停止层1301。在所示实施例中，顶电极通孔1401没有到达顶电极；然而，在后续的操作中，顶电极通孔1401延伸至顶电极以形成与RRAM结构的电连接。
[0066]图15是在初始顶电极蚀刻和接触件通孔蚀刻后处于中间阶段的RRAM部分301和逻辑器件部分303的截面图。在图15的RRAM部分301中，形成顶电极通孔1401，第二 RRAM停止层的一小部分保留在顶电极通孔1401的底部。在图15的逻辑器件部分303中，形成接触件通孔1501，第一 RRAM停止层307的一小部分保留在接触件通孔1501的底部。因为顶电极通孔1401和接触件通孔1501的深度以及所蚀刻的材料组成都不同，所以可采用两个光掩模(一个用于图案化顶电极通孔，另一个用于图案化接触件通孔)分别执行顶电极蚀刻和接触件通孔蚀刻以确保良好的工艺一致性。在一些实施例中，接触件通孔1501的至少一部分可与顶电极通孔1401同时被蚀刻，随后掩盖顶电极通孔1401，并且继续蚀刻接触件通孔1501的剩余部分。RRAM部分301中的第二 RRAM停止层1301的剩余部分和逻辑器件部分303中的第一 RRAM停止层307的剩余部分可同时被移除以露出顶电极705和金属部件311。
[0067]在RRAM存储单元制造工艺中所使用的若干光掩模在传统CMOS制造工艺中没有被使用。第一附加光掩模是用于底电极通孔图案化的光掩模。第二附加光掩模是用于顶电极图案化的光掩模。没有光掩模被用于底电极图案化，这是因为间隔件被用作蚀刻掩模。第三附加光掩模用于顶电极通孔图案化。因此，与没有RRAM结构的传统CMOS制造工艺相比，本发明中嵌入的RRAM可由三个附加光掩模制成。在一些实施例中，附加光掩模中的一个光掩模可以是在另一操作中所使用掩模，这具有可重复利用图案。在一些实施例中，可重复利用的图案可以是反面光刻胶(opposite photoresist)的图案。例如,在一些实施例中，通过设计RRAM结构，第一附加光掩模可重新用作第三附加光掩模，使得底电极通孔和顶电极通孔完全重叠。在其他实施例中，一个或多个光刻操作中的工艺参数调整可以使所使用的光掩模不能完全重叠。例如，可使用正性光刻胶而不是负性光刻胶(反之亦然)，使得当以一定角度执行曝光操作时形成不同的图案。
[0068]返回参照图2，在操作225中，用导电材料(通常是金属)来填充顶电极通孔和接触件通孔。除了金属导体，填充物还可包括一层或多层衬垫或势垒层。衬垫和/或势垒可以是导电的且采用CVD或PVD来沉积。可采用PVD或诸如电化学镀的一种镀方法来沉积金属。图16是部分制造的包括RRAM部分301和逻辑部分303中的RRAM结构的器件的截面图。填充图16的顶电极通孔和接触件通孔以形成顶电极接触件1601和接触件1603。
[0069]返回参照图2，在操作227中，在RRAM的上方形成第二金属/介电层。可与形成RRAM结构下方的第一金属/介电层的类似方法形成第二金属/介电层。在一些实施例中，通过平坦化工艺从顶电极通孔和接触件通孔的填充物中移除过量的金属，沉积新的介电材料，在新的介电材料中图案化并蚀刻金属线沟槽，并且填充金属线沟槽以形成第二金属/介电层。在一些实施例中，甚至在填充顶电极通孔和接触件通孔之前，图案化并蚀刻金属线沟槽。当尺寸是填充工艺允许的尺寸时，一次填充操作可填充接触件和金属沟槽。参照图16，可向顶电极接触件1601和通孔接触件1603分别添加金属线沟槽1605和1607。可选地，如虚线所示，可一起形成金属线沟槽1605和顶电极接触件1601，并且可一起形成金属线沟槽1607和通孔接触件1603。第一金属/介电层可以是晶圆上的第四金属层，并且第二金属/介电层可以是晶圆上的第五金属层。在操作227后，根据RRAM部分中本发明的各个实施例，完成图1中的RRAM结构。
[0070]在一个方面中，本发明涉及一种RRAM单元。该RRAM单元包括:晶体管；RRAM结构，其包括具有通孔部分和顶部的底电极；阻变材料层；覆盖层，位于阻变材料层上?’第一间隔件，围绕覆盖层且与阻变材料层对齐；第二间隔件，围绕阻变材料层和底电极的顶部和顶电极；以及导电材料，将RRAM结构的顶电极连接至金属层。底电极的通孔部分嵌入在第一 RRAM停止层中。底电极上的阻变材料层的宽度与底电极的顶部的宽度相同。阻变材料层上的顶电极具有比阻变材料层小的宽度。
[0071]在另一个方面中，本发明涉及一种RRAM单元，该RRAM单元具有晶体管、RRAM结构以及将RRAM结构的顶电极连接至金属层的导电材料。RRAM结构包括:底电极；阻变材料层，位于底电极上，具有与底电极的宽度相同的宽度；覆盖层；顶电极，位于覆盖层上；第一保护层，至少围绕覆盖层；以及第二保护层，围绕第一保护层、阻变材料层和部分底电极。顶电极和覆盖层具有相同宽度且小于底电极的宽度，并且所述保护层完全设置在阻变材料层上。
[0072]在又一个方面中，本发明涉及一种制造RRAM单元的方法。该方法包括:在半导体衬底上形成晶体管；沉积底电极层；沉积阻变材料层；沉积覆盖层；沉积顶电极层；沉积顶电极保护层；通过图案化和蚀刻顶电极保护层、顶电极层和覆盖层来形成顶电极；在顶电极保护层、顶电极和覆盖层的周围形成第一间隔件；将第一间隔件用作蚀刻掩模，通过图案化和蚀刻底电极层来形成底电极；以及在底电极和第一间隔件的周围形成第二间隔件。
[0073] 以上概括了几个实施例的特征。本领域技术人员应该理解，他们可容易地使用本发明作为用于设计或修改用于执行与文中描述的的实施例相同目的和/或实现相同优点的其它工艺和结构的基础。本领域的技术人员还应该理解这种等效结构不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可做出各种改变、替换和变更。
【权利要求】
1.一种阻变随机存取存储器(RRAM)单元，包括: 晶体管； RRAM结构，具有: 底电极，具有通孔部分和顶部，所述底电极的所述通孔部分嵌入在第一 RRAM停止层内； 阻变材料层，位于所述底电极上，其宽度与所述底电极的所述顶部的宽度相同； 覆盖层，位于所述阻变材料层上，其宽度小于所述阻变材料层的宽度； 第一间隔件，围绕所述覆盖层，所述第一间隔件与所述阻变材料层对齐； 第二间隔件，围绕所述阻变材料层和所述底电极的所述顶部； 顶电极，位于所述阻变材料层上，其宽度等于所述覆盖层的宽度；以及 导电材料，将所述RRAM结构的所述顶电极连接至金属层。
2.根据权利要求1所述的RRAM单元，其中，所述RRAM结构还具有位于所述导电材料的一部分、所述顶电极、所述阻变材料层和所述第二间隔件的上方且围绕所述导电材料的一部分、所述顶电极、所述阻变材料层和所述第二间隔件的第二 RRAM停止层。
3.根据权利要求2所述的RRAM单元，其中，所述第二间隔件的材料与所述第二RRAM停止层的材料相同。
4.根据权利要求1所述的RRAM单元，还包括位于部分所述顶电极上方的氮氧化硅层。
5.一种阻变随机存取存储器(RRAM)单元，包括: 晶体管； RRAM结构，具有: 底电极； 阻变材料层，位于所述底电极上，其宽度与所述底电极的宽度相同； 覆盖层； 顶电极，位于所述覆盖层上； 第一保护层，至少围绕所述覆盖层，所述顶电极和所述覆盖层具有相同的宽度且小于所述底电极的宽度，并且所述保护层完全设置在所述阻变材料层上； 第二保护层，围绕所述第一保护层、所述阻变材料层和部分所述底电极；以及 导电材料，将所述RRAM结构的所述顶电极连接至金属层。
6.根据权利要求5所述的RRAM单元，还包括位于所述晶体管和所述RRAM结构之间的三个或三个以上的金属层。
7.—种制造阻变随机存取存储器(RRAM)单元的方法，所述方法包括: 在半导体衬底上形成晶体管； 沉积底电极层； 沉积阻变材料层； 沉积覆盖层； 沉积顶电极层； 沉积顶电极保护层； 通过图案化并蚀刻所述顶电极保护层、所述顶电极层和所述覆盖层来形成顶电极； 在所述顶电极保护层、所述顶电极和所述覆盖层的周围形成第一间隔件；将所述第一间隔件和所述顶电极保护层用作蚀刻掩模，通过图案化和蚀刻所述底电极层来形成底电极；以及 在所述底电极和所述第一间隔件的周围形成第二间隔件。
8.根据权利要求7所述的方法，还包括:在所述晶体管和所述底电极层之间形成两个或两个以上的金属互连层。
9.根据权利要求7所述的方法，还包括: 沉积RRAM停止层和介电层； 在所述介电层和所述RRAM停止层内蚀刻顶电极通孔；以及 用金属填充所述顶电极通孔。
10.根据权利要求7所述的方法，其中，在所述底电极的蚀刻过程中，所述顶电极保护层基本被移 除。
【文档编号】G11C13/00GK104037187SQ201310228967
【公开日】2014年9月10日 申请日期:2013年6月8日 优先权日:2013年3月6日
【发明者】廖钰文, 朱文定, 涂国基, 张至扬, 杨晋杰, 陈侠威, 谢静佩 申请人:台湾积体电路制造股份有限公司