一种sram单元的制作方法
【专利摘要】本发明公开了一种SRAM单元，包括第一PMOS管Mp1、第二PMOS管Mp2、第四PMOS管Mp4，第一NMOS管Mn1、第二NMOS管Mn2、第三NMOS管Mn3、第四NMOS管Mn4，还包括偏置电压产生单元；所述偏置电压产生单元通过第三PMOS管Mp3产生一个偏置电压Vb,此偏置电压会加在SRAM单元的每一个控制晶体管上，从而实现限流的目的。本发明降低了组成SRAM的PMOS上的偏置电压，使得PMOS管处于背栅和正偏置状态，从而增大了PMOS上的漏电流，使得SRAM读取状态的稳定性得到比较明显的提高。
【专利说明】—种SRAM单元
【技术领域】
[0001]本发明属于半导体【技术领域】，更具体地，涉及一种SRAM单元。
【背景技术】
[0002]随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30%的速度发展，静态随机存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读取速度高等优点而广泛应用于数据的存储。因此，急需提出一种航空线性作动器测试装置，以方便使用。
[0003]集成电路之内的元件密度可以利用缩减空间的集成电路设计(reduced geometryintegrated circuit designs)原则,来增加集成电路的性能以及降低其实际成本。包含Flash、SRAM (静态随机存取存储器)、OUM、EEPROM、FRAM、MRAM等的现代集成电路存储器件都是利用此存数单元(memory cell)的原则的明显实例。请参考图1，图1列举了这几种存储器件在读写速度、读写次数、功耗、使用寿命、存储容量以及高温(140摄氏度)下的数据保持的功能方面的表现，从图中可以看出，SRAM除了在存储容量上处于“中等”外，在其他各项功能方面，均具有明显的优势。
[0004]集成电路存储器件内的密度正持续地增加，而与之伴随的是这类器件的单位存储成本的相应降低。密度的增加是利用在器件内制作较小的结构，以及利用缩减元件之间或构成元件的结构之间的分隔空间而完成的。通常，这类较小尺寸的设计准则(designrules)会伴随有布局,设计以及构造的修正，当使用这类较小尺寸的设计准则时，这些修正改变要通过缩减元件的大小才能实现，而且还要维持器件性能。作为一种实例，在多种现有的集成电路之中其操作电压的降低，是由于诸如缩减栅极氧化物厚度，以及增进微影程序控制上的误差才可能完成的。另一方面，缩减尺寸的设计准则也使得降低操作电压变成必要，以便小尺寸元件若以已有的较高操作电压操作时，得以限制所会产生的热载流子(hotcarriers)。第一代SRAM模块采用大尺寸DIP封装，该封装具有一定的高度，因为电池和RAM芯片叠放于DIP封装之中。DIP封装的优点在于器件可以插入DIP插座，方便替换和存储，或从一个印制板转移到另一个。虽然这些优点至今仍非常有用，但相比之下，更有必要发展表面贴装技术，以及将工作电压由5V变为3.3V。第二代SRAM模块采用两片式方案——PowerCap模块(PCM)，即由直接焊接到印刷板的基座(包含SRAM)以及PowerCap (也就是锂电池)两部分组成。与DIP模块相比，这类器件具有两个主要优点:它们采用表面贴装，并且具有标准引脚配置。换句话说，无论多大容量的SRAM，其封装和引脚数是相同的。因此,设计人员可以加大系统存储容量,而无须担心需要改变PCB布局。电池更换起来也很容易。第三代也就是最新的SRAM模块，它不但解决了先前产品所存在的问题，同时增加了更多功能。这类新型SRAM是单片BGA模块，内置可充电锂电池。和PCM—样，采用这种封装形式的所有SRAM无论其容量大小，封装尺寸和引脚配置都是相同的。此类模块采用表面贴装，并且是单片器件。因此设计更加坚固可靠，较上一代器件可承受更强的机械震动。由于电池是可充电的，因此数据保存时间的概念有了另外一层含义。用等效使用寿命一词来描述更为恰当，这类器件等效使用寿命可高达200年。另外，这种模块能承受+230°C的回流焊温度，而提供的无铅封装器件可承受+260°C的温度。
[0005]单元面积和单元稳定性是SRAM设计的两个重要方面。单元面积在很大程度上决定了存储器芯片的尺寸；单元稳定性决定了存储器的数据可靠性，这里所述的稳定性包括读取稳定性和写入稳定性。SRAM的主流单元结构包含6个MOS晶体管，其构成可以是全CMOS平面结构，也可以是叠层式三维结构。在三维结构中，作为负载管的2个PMOS晶体管位于驱动管之上。这样，三维SRAM的单元面积小、集成密度高。然而当CMOS技术进入超深亚微米之后，三维SRAM的稳定性变差，尤其是读取状态的稳定性变差，其主要原因是2个PMOS负载管是由非对准的背栅工艺技术制造的。
【发明内容】
[0006]本发明针对上述问题，提供一种SRAM单元，包括第一 PMOS管Mpl、第二 PMOS管Mp2、第四 PMOS 管 Mp4，第一 NMOS 管 Mnl、第二 NMOS 管 Mn2、第三 NMOS 管 Mn3、第四 NMOS 管Mn4，还包括偏置电压产生单元；所述偏置电压产生单元通过第三PMOS管Mp3产生一个偏置电压Vb,此偏置电压会加在SRAM单元的每一个控制晶体管上，从而实现限流的目的。
[0007]本发明解决上述问题所采用的技术方案是:
[0008]一种SRAM单元，包括第一 PMOS管Mpl、第二 PMOS管Mp2、第四PMOS管Mp4，第一NMOS管Mnl、第二 NMOS管Mn2、第三NMOS管Mn3、第四NMOS管Mn4、第一位信号端BL、第二
位信号端§1，还包括偏置电压产生单元；所述第四PMOS管Mp4的栅极连接偏置电压产生单元；所述第一 PMOS管Mpl和第二 PMOS管Mp2的源极分别连接第四PMOS管Mp4的漏极，第四PMOS管Mp4的源极连接电压源VDD ;第一 NMOS管Mnl和第二 NMOS管Mn2的漏极分别连接地GND ;第一 PMOS管Mpl的漏极、第一 NMOS管Mnl的源极、第三NMOS管Mn3的源极、第二 PMOS管Mp2的栅极、第二 NMOS管Mn2的栅极连接于VA ;第二 PMOS管Mp2的漏极、第二NMOS管Mn2的源极、第四NMOS管Mn4的源极、第一 PMOS管Mpl的栅极、第一 NMOS管Mnl的栅极连接于VB ;第三NMOS管Mn3的栅极连接电压源VDD，源极连接第一位信号端BL ;第四NMOS管Mn4的栅极连接电压源VDD，源极连接第二位信号端BL。
[0009]进一步地，所述偏置电压产生单元包括第三PMOS管Mp3、第五PMOS管Mp5及第五NMOS管Mn5 ;所述第三PMOS管Mp3的漏极连接Mp3的栅极和第四PMOS管Mp4的栅极；所述第三PMOS管Mp3的源极连接电压源VDD;所述第三PMOS管Mp3的漏极连接第五PMOS管Mp5的源极；所述第五PMOS管Mp5的漏极连接其栅极及第五NMOS管Mn5的栅极及第五NMOS管Mn5的漏极；所述第五NMOS管Mn5的源极连接地GND。
[0010]更进一步地，所述第三NMOS管Mn3为提供数据输入和输出的途径和控制，起到选通作用的第三NMOS管Mn3。
[0011]更进一步地 ，所述第四NMOS管Mn4为提供数据输入和输出的途径和控制，起到选通作用的第四NMOS管Mn4。
[0012]更进一步地，所述第一位信号端BL为位线控制信号的第一位信号BL。
[0013]更进一步地，所述第二位信号端§1为位线控制信号的第二位信号?。[0014]更进一步地，所述第三PMOS管Mp3宽长比大于等于第四PMOS管Mp4。
[0015]更进一步地，所述第五PMOS管Mp5的尺寸等于第一 PMOS管Mpl的尺寸；第五NMOS管Mn5的尺寸等于第一 NMOS管Mnl的尺寸。
[0016]本发明具有以下的优点:
[0017]1.本发明降低了组成SRAM的PMOS上的偏置电压，使得PMOS管处于背栅和正偏置状态，从而增大了 PMOS上的漏电流，使得SRAM读取状态的稳定性得到比较明显的提高。
[0018]2.本发明的SRAM单元进行读取时，所有所述PMOS上所加的偏置电压降低至现有技术中所加偏置电压的70%至90%。
[0019]除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。下面将参照图，对本发明作进一步详细的说明。
【专利附图】
【附图说明】
[0020]构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
[0021]图1为本发明实施例的原理图。
【具体实施方式】
[0022]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0023]参考图1，如图1所示一种SRAM单元，包括第一 PMOS管Mpl、第二 PMOS管Mp2、第四 PMOS 管 Mp4，第一 NMOS 管 Mn 1、第二 NMOS 管 Mn2、第三 NMOS 管 Mn3、第四 NMOS 管 Mn4、第一位信号端BL、第二位信号端§1，还包括偏置电压产生单元；所述第四PMOS管Mp4的栅极连接偏置电压产生单元；所述第一 PMOS管Mpl和第二 PMOS管Mp2的源极分别连接第四PMOS管Mp4的漏极，第四PMOS管Mp4的源极连接电压源VDD ;第一 NMOS管Mnl和第二 NMOS管Mn2的漏极分别连接地GND ;第一 PMOS管Mpl的漏极、第一 NMOS管Mnl的源极、第三NMOS管Mn3的源极、第二 PMOS管Mp2的栅极、第二 NMOS管Mn2的栅极连接于VA ;第二 PMOS管Mp2的漏极、第二 NMOS管Mn2的源极、第四NMOS管Mn4的源极、第一 PMOS管Mpl的栅极、第一 NMOS管Mnl的栅极连接于VB ;第三NMOS管Mn3的栅极连接电压源VDD，源极连接第一位
信号端BL ;第四NMOS管Mn4的栅极连接电压源VDD，源极连接第二位信号端§1。
[0024]所述偏置电压产生单元包括第三PMOS管Mp3、第五PMOS管Mp5及第五NMOS管Mn5 ;所述第三PMOS管Mp3的漏极连接Mp3的栅极和第四PMOS管Mp4的栅极；所述第三PMOS管Mp3的源极连接电压源VDD;所述第三PMOS管Mp3的漏极连接第五PMOS管Mp5的源极；所述第五PMOS 管Mp5的漏极连接其栅极及第五NMOS管Mn5的栅极及第五NMOS管Mn5的漏极；所述第五NMOS管Mn5的源极连接地GND。
[0025]所述第三NMOS管Mn3为提供数据输入和输出的途径和控制，起到选通作用的第三NMOS 管 Mn3。
[0026]所述第四NMOS管Mn4为提供数据输入和输出的途径和控制，起到选通作用的第四NMOS 管 Mn4。
[0027]所述第一位信号端BL为位线控制信号的第一位信号端BL。
[0028]所述第二位信号端il为位线控制信号的第二位信号端§1。
[0029]所述第三PMOS管Mp3宽长比大于等于第四PMOS管Mp4。
[0030]所述第五PMOS管Mp5的尺寸等于第一 PMOS管Mpl的尺寸；第五NMOS管Mn5的尺寸等于第一 NMOS管Mnl的尺寸。
[0031]所述第一PMOS 管 Mpl、第一 NMOS 管 Mnl 和第二 PMOS 管 Mp2、第二 NMOS 管 Mn2 组成两个COMS倒相器，交叉耦合形成双稳态触发器。
[0032]所述偏置电压产生单元产生的偏置电压加在所述SRAM单元中除偏置电压产生单元外的任一 PMOS管或NMOS管上，实现限流的目的。
[0033]所述SRAM单元的工作原理是:选通管第三NMOS管Mn3、第四NMOS管Mn4导通，由第一 PMOS管Mpl、第一 NMOS管Mnl和第二 PMOS管Mp2、第二 NMOS管Mn2组成的交叉耦合
触发器可从第一位信号端BL、第二位信号端?输出或输入信号，本实施例中具体的读取过程如下:设SRAM单元存储的信号为“ 1”，即图1中VA= “ I ”，VB= “0”，节点VA、VB的电平通过选通管和位线转移出来。
[0034]所述SRAM单元中的偏置电压产生单元通过第三PMOS管Mp3产生一个偏置电压Vb,此偏置电压会加在SRAM单元的每一个控制晶体管上，从而实现限流的目的。在读的时候，SRAM的上拉单元的驱动能力受第四PMOS管Mp4的限制，VC会拉的比VDD要低，等同于将其偏置电压变弱，使得PMOS管处于背栅和正偏置状态，从而增大了 PMOS上的漏电流，使得SRAM读取状态的稳定性得到比较明显的提高。
[0035]通过第五PMOS管Mp5与第五NMOS管Mn5连接形成的自偏置电路，使得在翻转偏置点上，SRAM的上拉单元的能力小于下拉单元保证SRAM读操作时,一定能翻转成功。
[0036]如果第一 PMOS管Mpl和第二 PMOS管Mp2上所加的偏置电压VDD现有技术中为
1.5V，取现有技术VDD值的80%，即1.2V，使得第一 PMOS管Mpl和第二 PMOS管Mp2上的偏置电压降低，使得PMOS管处于背栅和正偏置状态，从而增大了 PMOS上的漏电流，使得SRAM读取状态的稳定性得到比较明显的提高。
[0037]在对所述SRAM进行读取时，所有所述PMOS管上所加的偏置电压降低至现有技术中所加偏置电压的70%至90%。优选的，在对所述SRAM进行读取时，降低所有所述PMOS上所加的偏置电压至现有技术中所加偏置电压的80%。所述原先所加偏置电压值的范围为IV至3V。
[0038]以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种SRAM单元，包括第一 PMOS管Mp 1、第二 PMOS管Mp2、第四PMOS管Mp4，第一 NMOS管Mnl、第二 NMOS管Mn2、第三NMOS管Mn3、第四NMOS管Mn4、第一位信号端BL、第二位信号端§1，其特征在于:还包括偏置电压产生单元；所述第四PMOS管Mp4的栅极连接偏置电压产生单元；所述第一 PMOS管Mpl和第二 PMOS管Mp2的源极分别连接第四PMOS管Mp4的漏极，第四PMOS管Mp4的源极连接电压源VDD ;第一 NMOS管Mnl和第二 NMOS管Mn2的漏极分别连接地GND ;第一 PMOS管Mpl的漏极、第一 NMOS管Mnl的源极、第三NMOS管Mn3的源极、第二 PMOS管Mp2的栅极、第二 NMOS管Mn2的栅极连接于VA ;第二 PMOS管Mp2的漏极、第二 NMOS管Mn2的源极、第四NMOS管Mn4的源极、第一 PMOS管Mpl的栅极、第一 NMOS管Mnl的栅极连接于VB ;第三NMOS管Mn3的栅极连接电压源VDD，源极连接第一位信号端BL ；第四NMOS管Mn4的栅极连接电压源VDD，源极连接第二位信号端BL。
2.根据权利要求1所述的一种SRAM单元，其特征在于:所述偏置电压产生单元包括第三PMOS管Mp3、第五PMOS管Mp5及第五NMOS管Mn5 ;所述第三PMOS管Mp3的漏极连接Mp3的栅极和第四PMOS管Mp4的栅极；所述第三PMOS管Mp3的源极连接电压源VDD;所述第三PMOS管Mp3的漏极连接第五PMOS管Mp5的源极；所述第五PMOS管Mp5的漏极连接其栅极及第五NMOS管Mn5的栅极及第五NMOS管Mn5的漏极；所述第五NMOS管Mn5的源极连接地GND。
3.根据权利要求1所述的一种SRAM单元，其特征在于:所述第三NMOS管Mn3为提供数据输入和输出的途径和控制，起到选通作用的第三NMOS管Mn3。
4.根据权利要求1所述的一种SRAM单元，其特征在于:所述第四NMOS管Mn4为提供数据输入和输出的途径和控制，起到选通作用的第四NMOS管Mn4。
5.根据权利要求1所述的一种SRAM单元，其特征在于:所述位信号BL为位线控制信号的第一位信号端BL。
6.根据权利要求1所述的一种SRAM单元，其特征在于:所述位信号?为位线控制信号的第二位信号端BL。
7.根据权利要求2所述的一种SRAM单元，其特征在于:所述第三PMOS管Mp3宽长比大于等于第四PMOS管Mp4。
8.根据权利要求1-7任一所述的一种SRAM单元，其特征在于:所述第五PMOS管Mp5的尺寸等于第一 PMOS管Mpl的尺寸；第五NMOS管Mn5的尺寸等于第一 NMOS管Mnl的尺寸。
【文档编号】G11C11/412GK103714848SQ201410009467
【公开日】2014年4月9日 申请日期:2014年1月8日 优先权日:2014年1月8日
【发明者】卢玲 申请人:中国人民武装警察部队工程大学