一种基于dice结构的改进sram存储单元的制作方法
【专利摘要】本发明提供了一种基于DICE结构的改进SRAM存储单元，该单元包括以下结构：4个反相器结构，所述反相器结构由PMOS管和NMOS管串联形成，PMOS管漏极和NMOS管漏极之间作为存储节点，每个存储节点控制其它反相器结构的一个NMOS管和另一个反相器结构的一个PMOS管的栅电压；传输结构，由4个NMOS管构成，其源极、栅极和漏极分别接位线/反相位线、字线和存储节点。本发明通过采用改进后的基于DICE结构的SRAM存储单元，避免了传统六管单元结构静态噪声容限小，传输易出错的缺陷，解决了现有基于DICE结构SRAM存储单元易受存储节点电平影响的问题，提高了存储单元的可靠性。
【专利说明】—种基于DICE结构的改进SRAM存储单元
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及一种改进的SRAM存储单元。
【背景技术】
[0002]集成电路是当前世界上更新速度最快的电子产品，而存储器始终是代表集成电路技术发展水平的典型产品。集成电路设计、制造工艺水平的提高使SRAM的容量、性能得以不断改善。SRAM因为读写速度块，成为用作计算机高速缓存的最大量的挥发性存储器。此外，在航空、通讯、消费电子类电子产品中，SRAM也有着广泛的应用。
[0003]随着航空航天事业和半导体技术的飞速发展，各类电子设备早已应用到环境非常恶劣的空间中，空间中充斥着各种辐射粒子，而辐射效应会导致半导体存储器存储单元的数据翻转混乱，并导致整个逻辑电路的传输数据错误。因此，提高SRAM的抗辐射能力，已成为SRAM设计者必须考虑的问题。
[0004]传统的SRAM大多采用六管单元，其结构如图1所示，用两个钳位的反相器(Ml和M5构成一个反相器,M2和M6构成第二个反相器)再加上两个传输晶体管(M3和M4)组成。字线WL控制M3和M4，在读取和写入操作时，M3和M4导通。读取时，两根位线BLB和BL均预充电至高电平。写入I时，BL = 1，BLB = O ;写入O时，BL = O, BLB = 10
[0005]现有的SRAM单元，在读取操作的时候，BL和BLB预充电至Vdd/2。由于晶体管的分压原理，导致存储O的节点电压上升，从而使静态噪声容限减小。如图1所示，在读取操作时，两条位线BL和BLB分别充电至Vdd/2，如果左边存储节点Q存储值为I，右边存储节点QB存储值为0，则当读取操作时，WL = 1，M5导通，由于Q存储的1，M2晶体管栅电压一直处于开启状态，BLB读取QB中存储的O时，本身被充电至高电平，因此M2和M4形成一个放电通路，QB电压从O上升。如果QB电压上升到一定程度，可以使Ml导通，从而下拉Q点电位，整个SRAM内存储数据都会发生翻转，导致传输数据出现错误。
[0006]因此在执行读操作时，存储O的节点电压上升至O到Vdd/2之间某一水平，具体取决于M2和M4之间的导通电阻。这时，如果该节点再受到一个噪声电压的扰动，就更容易发生翻转，因而静态噪声容限减小。同样，在读取“I”时也存在存储节点电压变化的问题。如图1所示，BL和BLB在读取存储数据之前预充电至Vdd/2，若Q = 1，QB = 0，则M3和M5形成通路，Q点电位处于Vdd/2和Vdd之间某一水平，具体取决于M3和M5导通电阻的大小。
[0007]图2所示的是现有技术采用的双互锁存储单元(DICE)结构设计的SRAM单元，由四个反相器构成4个存储节点A、B、C、D0按照设计的思路，A和C的电位应该相同，B和D的电位应该相同。下面根据A、B、C、D不同的初始值分情况讨论:
[0008]①假设A = 1,B = 0,C = 1,D = O是初始条件。可以看到A控制N8导通,将D点下拉至0，同时D控制Pl导通将A上拉至高电平，因此A和D在分别为I和O时相互控制，同理，B和C也相互控制。②如果A = 0，B = I, C = O, D = 1，则A = O使？2将8点上拉至1，而B则使NI导通将A下拉至0，同理，此时C和D也相互控制。
[0009]在情况①下，若B跳变为1，只能依赖C对其的反馈才能将其恢复。如果B的跳变为O，可能由于较大的瞬态电流将P3导通，C上拉至I。这样整个BC反馈失效。因为A和D为一对控制结点，B和C为一对控制节点。A和D无法对B的跳变进行恢复。在情况②下，也会产生类似问题。
[0010]因此，希望提出一种静态噪声容限大，且不受节点初始电平影响的SRAM单元结构。
【发明内容】
[0011]本发明提供了一种基于DICE结构的改进SRAM存储单元，该单元包括以下结构:
[0012]反相器结构，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中，
[0013]第一反相器结构由第一 PMOS管Pl和第一 NMOS管NI串联形成，所述第一 PMOS管Pl的源极接电源VDD，所述第一 NMOS管NI的源极接地，所述第一 PMOS管Pl漏极和第一NMOS管NI的漏极之间作为第一存储节点A ；
[0014]第二反相器结构由第二 PMOS管P2和第二 NMOS管N2串联形成，所述第二 PMOS管P2的源极接电源VDD，所述第二 NMOS管N2的源极接地，所述第二 PMOS管漏极P2和第二NMOS管N2的漏极之间作为第二存储节点B ；
[0015]第三反相器结构由第三PMOS管P3和第三NMOS管N3串联形成，所述第三PMOS管P3的源极接电源VDD，所述第三NMOS管N3的源极接地，所述第三PMOS管漏极P3和第三NMOS管N3的漏极之间作为第三存储节点C ；
[0016]第四反相器结构由第四PMOS管P4和第四NMOS管N4串联形成，所述第四PMOS管P4的源极接电源VDD，所述第四NMOS管N4的源极接地，所述第四PMOS管漏极P4和第四NMOS管N4的漏极之间作为第四存储节点D ；
[0017]所述第一存储节点A，连接第二 PMOS管和第四NMOS管的栅电极；
[0018]所述第一存储节点B，连接第一 PMOS管和第三NMOS管的栅电极；
[0019]所述第一存储节点C，连接第四PMOS管和第二 NMOS管的栅电极；
[0020]所述第一存储节点D，连接第三PMOS管和第一 NMOS管的栅电极；
[0021]传输结构，由第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8构成，其中，
[0022]第五NMOS管N5的漏极接第一存储节点A，源极接位线BL ；
[0023]第六NMOS管N6的漏极接第二存储节点B，源极接反相位线BLB ；
[0024]第七NMOS管N7的漏极接第三存储节点C，源极接位线BL ；
[0025]第八NMOS管N8的漏极接第二存储节点D，源极接反相位线BLB ；
[0026]所述第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8的栅极均接字线WL。
[0027]与现有技术相比，采用本发明提供的技术方案具有如下优点:通过采用改进后的基于DICE结构的SRAM存储单元，避免了传统六管单元结构静态噪声容限小，传输易出错的缺陷，还解决了现有基于DICE结构SRAM存储单元容易受存储节点电平影响的问题，有效提高了存储单元的可靠性。【专利附图】
【附图说明】
[0028]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
[0029]图1为现有技术的六管单元结构的SRAM单元结构图；
[0030]图2为现有技术的基于DICE结构的4存储节点SRAM单元结构图；
[0031]图3根据本发明的实施例的改进的DICE结构的4存储节点SRAM单元结构图。
【具体实施方式】
[0032]下面详细描述本发明的实施例。
[0033]所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的器件和结构的例子，但是本领域普通技术人员可以意识到其他器件的可应用于性和/或其他结构的使用。
[0034]本发明提供了一种基于DICE结构的改进SRAM存储单元。下面，将通过本发明的一个实施例对图3所示的基于DICE结构的改进SRAM存储单元进行具体描述。如图3所示，本发明所提供的基于DICE结构的改进SRAM存储单元包括:
[0035]反相器结构和传输结构，其中所述反相器结构采用双管反相器构成反馈环，构成一个锁存结构。采用此结构，每个单元中有四个节点存储逻辑状态，其中每个节点的状态都由相邻对角的结点控制，而这对角的结点并不互相联系，它们的状态也由其他相邻对角的结点的状态控制，在进行读取操作时，存储在存储节点中的电平状态和来自位线或反相位线的信息通过传输结构相互传输，下面对分别对这两部分结构尽心具体介绍。
[0036]反相器结构，用于锁存逻辑状态信息，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中，
[0037]第一反相器结构由第一 PMOS管Pl和第一 NMOS管NI串联形成，所述第一 PMOS管Pl的源极接电源VDD，所述第一 NMOS管NI的源极接地，所述第一 PMOS管Pl漏极和第一NMOS管NI的漏极之间作为第一存储节点A ;第二反相器结构由第二 PMOS管P2和第二 NMOS管N2串联形成，所述第二 PMOS管P2的源极接电源VDD，所述第二 NMOS管N2的源极接地，所述第二 PMOS管漏极P2和第二 NMOS管N2的漏极之间作为第二存储节点B ;第三反相器结构由第三PMOS管P3和第三NMOS管N3串联形成，所述第三PMOS管P3的源极接电源VDD，所述第三NMOS管N3的源极接地，所述第三PMOS管漏极P3和第三NMOS管N3的漏极之间作为第三存储节点C ;第四反相器结构由第四PMOS管P4和第四NMOS管N4串联形成，所述第四PMOS管P4的源极接电源VDD，所述第四NMOS管N4的源极接地，所述第四PMOS管漏极P4和第四NMOS管N4的漏极之间作为第四存储节点D。
[0038]其中所述第一存储节点A，连接第二 PMOS管和第四NMOS管的栅电极；所述第一存储节点B，连接第一 PMOS管和第三NMOS管的栅电极；所述第一存储节点C，连接第四PMOS管和第二 NMOS管的栅电极；所述第一存储节点D，连接第三PMOS管和第一 NMOS管的栅电极。
[0039]所述传输结构用于传输存储在存储节点中的逻辑电平状态和来自位线或反相位线的信息，包括第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8，其中，第五NMOS管N5的漏极接第一存储节点A，源极接位线BL ;第六NMOS管N6的漏极接第二存储节点B，源极接反相位线BLB ;七NMOS管N7的漏极接第三存储节点C，源极接位线BL ;第八NMOS管N8的漏极接第二存储节点D，源极接反相位线BLB。所述第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8的栅极均接字线WL。
[0040]当对此存储单元进行读取和写入操作时，传输结构，即第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8均导通；在读取时，反相位线BLB和位线BL均预充电至高电平，在进行写入操作时，对要写入I的节点，BL= 1,BLB = O ;对要写入O的节点，BL = 0，BLB = I。
[0041]根据背景说明中，对传统DICE)结构设计的SRAM单元的分析方法，同样根据A、B、C、D四个存储节点不同的初始值分情况讨论:
[0042]第一种情况,假设A = I, B = O, C = I, D = O是初始条件。可以看到A控制第四NMOS管N4把D下拉至O，D控制第三PMOS管P3把C上拉至1，C又控制第二 NMOS管N2把B下拉至0，B控制第一 PMOS管Pl将A上拉至I。此时，如果A跳变为0，A将试图使B上拉至1，但是由于C仍保持为1，同时通过导通第二 NMOS管N2将B保持在O。因此B的点位受到两个节点的控制，一旦瞬变电流消失，B在C的控制下一直为0，则可以导通第一 PMOS管Pl将A上拉至I。由于A从I变为0，其只能控制B，而无法影响C和D。其余三个存储结点可以做类似分析
[0043]第二种情况,假设A = O, B = I,C = O, D=I是初始条件。通过类似分析可以看到此相互控制的初始条件是稳定度。此时，如果A跳变为1，则A将试图通过让第四NMOS管N4导通下拉D至0，但是D结点受到C的控制，而C = O使得第四PMOS管P4导通，让D仍然维持在I。因此瞬变电流过后，D可以使A恢复为O。其余三个存储结点可以做类似分析。
[0044]与现有技术相比，本发明具有以下优点:通过采用改进后的基于DICE结构的SRAM存储单元，避免了传统六管单元结构静态噪声容限小，传输易出错的缺陷，还解决了现有基于DICE结构SRAM存储单元容易受存储节点电平影响的问题，有效提高了存储单元的可靠性。
[0045]虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
[0046]此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
【权利要求】
1.一种基于DICE结构的改进SRAM存储单元，该单元包括以下结构: 反相器结构，用于锁存逻辑电平状态，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中， 第一反相器结构由第一 PMOS管(Pl)和第一 NMOS管(NI)串联形成，所述第一 PMOS管(PD漏极和第一 NMOS管(NI)的漏极之间作为第一存储节点(A)； 第二反相器结构由第二 PMOS管(P2)和第二 NMOS管(N2)串联形成，所述第二 PMOS管漏极(P2)和第二 NMOS管(N2)的漏极之间作为第二存储节点(B)； 第三反相器结构由第三PMOS管(P3)和第三NMOS管(N3)串联形成，所述第三PMOS管漏极(P3)和第三NMOS管(N3)的漏极之间作为第三存储节点(C); 第四反相器结构由第四PMOS管(P4)和第四NMOS管(N4)串联形成，所述第四PMOS管漏极(P4)和第四NMOS管(N4)的漏极之间作为第四存储节点⑶； 所述第一存储节点(A)，连接第二 PMOS管和第四NMOS管的栅电极； 所述第一存储节点(B)，连接第一 PMOS管和第三NMOS管的栅电极； 所述第一存储节点(C)，连接第四PMOS管和第二 NMOS管的栅电极； 所述第一存储节点(D)，连接第三PMOS管和第一 NMOS管的栅电极； 传输结构，用于传输存储在存储节点中的逻辑电平状态和来自位线或反相位线的信息，由第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)构成。
2.根据权利要求1所述的电路，所述反相器结构的特征为: 所述第一 PMOS管(Pl)的源极接电源(VDD)，所述第一 NMOS管(NI)的源极接地，所述第一 PMOS管(Pl)的漏极接所述第一 NMOS管(NI)的漏极； 所述第二 PMOS管(P2)的源极接电源(VDD)，所述第二 NMOS管(N2)的源极接地，所述第二 PMOS管(P2)的漏极接所述第二 NMOS管(N2)的漏极； 所述第三PMOS管(P3)的源极接电源(VDD)，所述第三NMOS管(N3)的源极接地，所述第三PMOS管(P3)的漏极接所述第三NMOS管(N3)的漏极； 所述第四PMOS管(P4)的源极接电源(VDD)，所述第四NMOS管(N4)的源极接地，所述第四PMOS管(P4)的漏极接所述第四NMOS管(N4)的漏极。
3.根据权利要求1所述的电路，其中，所述传输结构的特征为: 第五NMOS管(N5)的漏极接第一存储节点(A)，源极接位线(BL)； 第六NMOS管(N6)的漏极接第二存储节点(B)，源极接反相位线(BLB)； 第七NMOS管(N7)的漏极接第三存储节点(C)，源极接位线(BL)； 第八NMOS管(N8)的漏极接第二存储节点(D)，源极接反相位线(BLB)； 所述第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)的栅极均接字线(WL)。
【文档编号】G11C11/413GK103956184SQ201410208999
【公开日】2014年7月30日 申请日期:2014年5月16日 优先权日:2014年5月16日
【发明者】刘梦新, 刘鑫, 赵发展, 韩郑生 申请人:中国科学院微电子研究所