二元内容可寻址存储器单元和三元内容可寻址存储器单元的制作方法
【专利摘要】本发明提供一种二元内容可寻址存储器单元和三元内容可寻址存储器单元。二元内容可寻址存储器单元包括：存储电路；第一放电电路，根据第一存储比特和第一搜索比特，第一放电电路被配置为放电或不放电匹配线，其中第一放电电路包括：第一PMOS晶体管，第一PMOS晶体管的栅极用于接收第一存储比特和第一搜索比特的其中之一；以及第二放电电路，根据第二存储比特和第二搜索比特，第二放电电路被配置为放电或不放电匹配线，其中第二放电电路包括：第二PMOS晶体管，第二PMOS晶体管的栅极用于接收第二存储比特和搜索比特的其中之一。本发明所提出的二元CAM单元和三元TCAM单元，在执行搜索操作时具有较低的功率消耗。
【专利说明】二元内容可寻址存储器单元和三元内容可寻址存储器单元
【技术领域】
[0001]本发明是有关于一种存储器，特别是有关于内容可寻址存储器。
【背景技术】
[0002]内容可寻址存储器(Content addressable memory,以下简称为CAM)是一种特别适合高速应用的存储器类型。这种存储器的每个基本存储单元可以被称作CAM单元，例如二元CAM单元或三元CAM (ternary CAM,以下简称为TCAM)单元。二元CAM单元可以存储一位比特数据，它可以是“O”或“ I”。为能够存储两位比特数据，TCAM单元具有三种可能的状态的其中一种状态，其中该三种状态包括和“无关(don’ t care)”。
[0003]CAM存储器的制造商遇到的一个共同的问题是，CAM存储器在执行搜索操作时消耗过多功率，并且不具有最佳的搜索速度。
【发明内容】
[0004]有鉴于此，本发明提出一种二元内容可寻址存储器单元和三元内容可寻址存储器单元。
[0005]依据本发明一实施方式，提供一种三元内容可寻址存储器单元。该三元内容可寻址存储器单元包括:第一存储电路，配置为提供第一存储比特；第一放电电路，耦接于该第一存储电路，第一搜索线和匹配线，根据该第一存储电路提供的该第一存储比特和该第一搜索线提供的第一搜索比特，该第一放电电路被配置为放电或不放电该匹配线，其中该第一放电电路包括:第一PMOS晶体管，该第一PMOS晶体管的栅极用于接收该第一存储比特和该第一搜索比特的其中之一；第二存储电路，配置为提供第二存储比特；以及第二放电电路，耦接于该第二存储电路，第二搜索线和该匹配线，根据该第二存储电路提供的该第二存储比特和该第二搜索线提供的第二搜索比特，该第二放电电路被配置为放电或不放电该匹配线，其中该第二放电电路包括:第二 PMOS晶体管，该第二 PMOS晶体管的栅极用于接收该第二存储比特和该搜索比特的其中之一。
[0006]依据本发明另一实施方式，提供一种二元内容可寻址存储器单元。该二元内容可寻址存储器单元包括:存储电路，配置为提供第一存储比特以及第二存储比特，其中该第二存储比特与该第一存储比特互为取反比特；第一放电电路，耦接于该存储电路，第一搜索线和匹配线，根据该存储电路提供的该第一存储比特和该第一搜索线提供的第一搜索比特，该第一放电电路被配置为放电或不放电该匹配线，其中该第一放电电路包括:第一 PMOS晶体管，该第一 PMOS晶体管的栅极用于接收该第一存储比特和该第一搜索比特的其中之一；以及第二放电电路，耦接于该存储电路，第二搜索线和该匹配线，根据该存储电路提供的该第二存储比特和该第二搜索线提供的第二搜索比特，该第二放电电路被配置为放电或不放电该匹配线，其中该第二放电电路包括:第二 PMOS晶体管，该第二 PMOS晶体管的栅极用于接收该第二存储比特和该搜索比特的其中之一。
[0007]本发明所提出的二元内容可寻址存储器单元和三元内容可寻址存储器单元，在执行搜索操作时具有较低的功率消耗。
【专利附图】
【附图说明】
[0008]图1为根据本发明实施方式的二元的CAM单元的示意图。
[0009]图2为根据本发明实施方式的TCAM单元的示意图。
[0010]图3至图8为根据本发明实施方式的图1和图2中的放电电路的示意图。
【具体实施方式】
[0011]以下描述用于解释说明本发明的实施方式，用于指示在电路上线的索引也可以用于指示(refer to)对应于线的电压电平的逻辑值。
[0012]图1为根据本发明实施方式的二元的CAM单元的示意图。为了简单起见，二元CAM单元100的读取和写入电路未绘示于图1中。
[0013]二元CAM单元100和在图中未示出的其他二元CAM单元可以形成多个行和多个列的二维阵列(dimens1nal array)。本发明实施方式的二元CAM单元100具有存储电路120，放电电路160和放电电路180。放电电路160和放电电路180 —起被称为搜索电路。存储电路120具有互为取反比特(complementary bit)的存储比特BITO和存储比特BITBO。换句话说，存储比特BITO和存储比特BITBO的其中之一为二元“0”，而存储比特BITO和存储比特BITBO的其中另一为二元“I”。
[0014]如图1所示，放电电路160和放电电路180耦接于存储电路120以分别接收存储比特BITO和存储比特ΒΙΤΒ0。具体而言，放电电路160和放电电路180可以分别接收存储比特BITO和存储比特ΒΙΤΒ0，或分别接收存储比特BITBO和存储比特ΒΙΤ0。
[0015]放电电路160耦接于搜索线(提供搜索比特SL或搜索比特SLB)和匹配线ML。基于耦接的搜索线提供的搜索比特SL/搜索比特SLB以及存储电路120提供的存储比特BITO/存储比特ΒΙΤΒ0，放电电路160放电或者不放电匹配线ML。放电电路160包括至少一个 PMOS 晶体管(p-channel metal oxide semiconductor transistor, PM0S)。除至少一个PMOS晶体管之外，放电电路160可以进一步包括任意数量的NMOS晶体管。
[0016]放电电路180耦接于搜索线(提供搜索比特SL或搜索比特SLB)和匹配线ML。搜索比特SL和搜索比特SLB具有取反比特的二元值；即一个搜索比特为“O”而另一个搜索比特为“I”。一条搜索线(提供搜索比特SL或搜索比特SLB的其中之一)耦接于放电电路160而另一条搜索线(提供搜索比特SL或搜索比特SLB的其中另一)耦接于放电电路180。基于耦接的搜索线提供的搜索比特SLB/搜索比特SL以及存储电路120提供的存储比特BITBO/存储比特ΒΙΤ0，放电电路180放电或者不放电匹配线ML。放电电路180包括至少一个PMOS晶体管。除至少一个PMOS晶体管之外，放电电路180可以进一步包括任意数量的NMOS晶体管。
[0017]二元CAM单元100与在同一列上的其他二元CAM单元彼此共享(share)搜索线(提供搜索比特SL或搜索比特SLB)以及与在同一行上的其他二元CAM单元彼此共享匹配线ML。为了执行搜索操作，匹配线ML会先首先预充电到大致与漏极电压VDD相等的高电压电平。然后，二元CAM单元100确定存储比特BITO和存储比特BITBO以及搜索比特SL和搜索比特SLB是否指示命中(hit)或错过(miss)。若错过,放电电路160及/或放电电路180将匹配线ML放电至与漏极电压VDD和阈值电压Vth之差(即漏极电压VDD-阈值电压Vth)大致相等的低电压电平。阈值电压Vth为放电电路160和放电电路180中的PMOS晶体管的阈值电压。另一方面，若命中，放电电路160和放电电路180均不会放电匹配线ML。
[0018]由于匹配线ML是共享的，如果至少一个共享匹配线ML的二元CAM单元具有错过指示，该至少一二元CAM单元将匹配线ML放电至与漏极电压VDD和阈值电压Vth之差(即漏极电压VDD-阈值电压Vth)基本相等的低电压电平。只有当所有共享匹配线ML的二元CAM单元具有命中时才会维持与漏极电压VDD基本相等的高电压电平。
[0019]因为放电电路160和放电电路180中的每一个包括至少一个PMOS晶体管，如果二元CAM单元100具有错过指示，放电电路160和放电电路180将匹配线ML放电至与漏极电压VDD和阈值电压Vth之差(即漏极电压VDD-阈值电压Vth)基本相等的低电压电平，但不会更低。相反，如果放电电路160和放电电路180仅包括NMOS晶体管，而没有PMOS晶体管,放电电路160和放电电路180会将匹配线ML放电至与源电压VSS基本相等的低电压电平，该低电压电平远低于漏极电压VDD和阈值电压Vth之差(即漏极电压VDD-阈值电压Vth)。
[0020]为执行下一个搜索操作，匹配线ML将从至少基本等于漏极电压VDD和阈值电压Vth之差(即漏极电压VDD-阈值电压Vth)的低电压电平再次进行预充电至基本等于漏极电压VDD的高电压电平，而不是从低得多的源电压VSS进行预充电。显然，这通常需要较少的功率来预充电匹配线ML。这意味着二元CAM单元100在执行搜索操作时通常消耗更少的功率。此外，二元CAM单元100 —般需要更短的时间来预充电匹配线ML，这意味着二元CAM单元100在执行搜索操作时可以具有更快的速度。
[0021]图2为根据本发明实施方式的TCAM单元的示意图。与图1中的二元CAM单元100相似，图2中的TCAM单元200也包括存储电路120，放电电路160和放电电路180。但与二元CAM单元100不同的是，TCAM单元200进一步包括存储电路140。存储电路140具有互为取反比特的存储比特BITl和存储比特BITB1。换句话说，存储比特BITl和存储比特BITBl的其中之一为二元“O”而存储比特BITl和存储比特BITBl的其中另一为二元“I”。图2的放电电路180从存储电路140接收存储比特BITl/存储比特BITBl而不是从存储电路120接收存储比特BITO/存储比特ΒΙΤΒ0。基于耦接的搜索线提供的搜索比特SLB/搜索比特SL以及存储电路140提供的存储比特BITl/存储比特BITB1，在搜索操作中放电电路180放电或者不放电匹配线ML。尽管图2所示的搜索比特SL和搜索比特SLB通常彼此互为取反比特，若在TCAM单元200中存储的任何内容不涉及搜索操作时搜索比特SL和搜索比特SLB可以强制具有相同的二元值。除了这些差异，图2中的TCAM单元200与图1中的二元CAM单元100非常相似，并且图2中的TCAM单元200至少在功率节省和速度提高上也具有二元CAM单元100的上述描述的优点。
[0022]图1或图2中的放电电路160可以通过两个MOS晶体管来实现，其中至少一个是PMOS晶体管。两个MOS晶体管中的一个的栅极用于自存储电路120接收存储比特BITO/存储比特ΒΙΤΒ0。两个MOS晶体管中的另一个的栅极自耦接的搜索线接收搜索比特SL/搜索比特SLB。相似地，图1或图2中的放电电路180可以通过两个MOS晶体管来实现，其中至少一个是PMOS晶体管。两个MOS晶体管中的一个的栅极用于从图1中的存储电路120接收存储比特BITBO/存储比特BITO或从图2中的存储电路140接收存储比特BITl/存储比特BITBl。两个MOS晶体管中的另一个的栅极自耦接的搜索线接收搜索比特SLB/搜索比特SL0
[0023]图3至图8为根据本发明实施方式的图1和图2中的放电电路160和放电电路180的示意图。如图3所示的实施方式中，放电电路160包括PMOS晶体管361和NMOS晶体管363，以及放电电路180包括PMOS晶体管381和NMOS晶体管383。PMOS晶体管361的源极耦接于匹配线ML，PMOS晶体管361的栅极用于接收存储比特ΒΙΤ0，以及PMOS晶体管361的漏极耦接于NMOS晶体管363的漏极。匪OS晶体管363的栅极用于接收搜索比特SL以及NMOS晶体管363的源极耦接于源电压VSS。相似地，PMOS晶体管381的源极耦接于匹配线ML，PMOS晶体管381的栅极用于接收存储比特BIT1/BITB0，以及PMOS晶体管381的漏极耦接于NMOS晶体管383的漏极。NMOS晶体管383的栅极用于接收搜索比特SLB以及NMOS晶体管383的源极耦接于源电压VSS。
[0024]如图4所示的实施方式中，放电电路160包括PMOS晶体管461和PMOS晶体管463，以及放电电路180包括PMOS晶体管481和PMOS晶体管483。PMOS晶体管461的源极耦接于匹配线ML，PMOS晶体管461的栅极用于接收存储比特ΒΙΤ0，以及PMOS晶体管461的漏极耦接于PMOS晶体管463的源极。PMOS晶体管463的栅极用于接收搜索比特SLB以及PMOS晶体管463的漏极耦接于源电压VSS。相似地，PMOS晶体管481的源极耦接于匹配线ML，PMOS晶体管481的栅极用于接收存储比特BIT1/BITB0，以及PMOS晶体管481的漏极耦接于PMOS晶体管483的源极。PMOS晶体管483的栅极用于接收搜索比特SL以及PMOS晶体管483的漏极耦接于源电压VSS。
[0025]如图5所示的实施方式中，放电电路160包括NMOS晶体管561和PMOS晶体管563，以及放电电路180包括NMOS晶体管581和PMOS晶体管583。NMOS晶体管561的漏极耦接于匹配线ML，NMOS晶体管561的栅极用于接收存储比特ΒΙΤΒ0，以及NMOS晶体管561的源极耦接于PMOS晶体管563的源极。PMOS晶体管563的栅极用于接收搜索比特SLB以及PMOS晶体管563的漏极耦接于源电压VSS。相似地，NMOS晶体管581的漏极耦接于匹配线ML，NM0S晶体管581的栅极用于接收存储比特BITBl/存储比特ΒΙΤ0，以及NMOS晶体管581的源极耦接于PMOS晶体管583的源极。PMOS晶体管583的栅极用于接收搜索比特SL以及PMOS晶体管583的漏极耦接于源电压VSS。
[0026]如图6所示的实施方式中，放电电路160包括PMOS晶体管661和NMOS晶体管663，以及放电电路180包括PMOS晶体管681和NMOS晶体管683。PMOS晶体管661的源极耦接于匹配线ML，PMOS晶体管661的栅极用于接收搜索比特SLB以及PMOS晶体管661的漏极耦接于NMOS晶体管663的漏极。NMOS晶体管663的栅极用于接收存储比特BITBO以及NMOS晶体管663的源极耦接于源电压VSS。相似地，PMOS晶体管681的源极耦接于匹配线ML7PMOS晶体管681的栅极用于接收搜索比特SL以及PMOS晶体管681的漏极耦接于NMOS晶体管683的漏极。NMOS晶体管683的栅极耦接于接收存储比特BITBl/存储比特BITO以及NMOS晶体管683的源极耦接于源电压VSS。
[0027]如图7所示的实施方式中，放电电路160包括PMOS晶体管761和PMOS晶体管763，以及放电电路180包括PMOS晶体管781和PMOS晶体管783。PMOS晶体管761的源极耦接于匹配线ML，PMOS晶体管761的栅极用于接收搜索比特SLB以及PMOS晶体管761的漏极耦接于PMOS晶体管763的源极。PMOS晶体管763的栅极用于接收存储比特BITO以及PMOS晶体管763的漏极耦接于源电压VSS。相似地，PMOS晶体管781的源极耦接于匹配线ML，PMOS晶体管781的栅极用于接收搜索比特SL以及PMOS晶体管781的漏极耦接于PMOS晶体管783的源极。PMOS晶体管783的栅极用于接收存储比特BITl/存储比特BITBO以及PMOS晶体管783的漏极耦接于源电压VSS。
[0028]如图8所示的实施方式中，放电电路160包括NMOS晶体管861和PMOS晶体管863，以及放电电路180包括NMOS晶体管881和PMOS晶体管883。NMOS晶体管861的漏极耦接于匹配线ML，NMOS晶体管861的栅极用于接收搜索比特SL，以及NMOS晶体管861的源极耦接于PMOS晶体管863的源极。PMOS晶体管863的栅极耦接于接收存储比特BITO以及晶体管863的漏极耦接于源电压VSS。相似地，NMOS晶体管881的漏极耦接于匹配线ML，NMOS晶体管881的栅极用于接收搜索比特SLB以及NMOS晶体管881的源极耦接于PMOS晶体管883的源极。PMOS晶体管883的栅极用于接收存储比特BITl/存储比特BITBO以及PMOS晶体管883的漏极耦接于源电压VSS。
[0029]上述的二元CAM单元100和TCAM单元200的优点是，当执行搜索操作时二元CAM单元100和TCAM单元200具有较低的功率消耗。上述的二元CAM单元100和TCAM单元200的另一优点是，二元CAM单元100和TCAM单元200具有较快的搜索速度。这些优点可以增加CAM/TCAM存储器的性能和效率,使其性价比更高(more desirable and affordable)。
[0030]虽然本发明以较佳实施方式揭露如上，然而此较佳实施方式并非用以限定本发明，本领域技术人员不脱离本发明的精神和范围内，凡依本发明申请专利范围所做的均等变化与修饰，都应属本发明的涵盖范围。
【权利要求】
1.一种三元内容可寻址存储器单元，其特征在于，包括: 第一存储电路，配置为提供第一存储比特； 第一放电电路，耦接于该第一存储电路，第一搜索线和匹配线，根据该第一存储电路提供的该第一存储比特和该第一搜索线提供的第一搜索比特，该第一放电电路被配置为放电或不放电该匹配线，该第一放电电路包括: 第一 PMOS晶体管，该第一 PMOS晶体管的栅极用于接收该第一存储比特和该第一搜索比特的其中之一； 第二存储电路，配置为提供第二存储比特；以及 第二放电电路，耦接于该第二存储电路，第二搜索线和该匹配线，根据该第二存储电路提供的该第二存储比特和该第二搜索线提供的第二搜索比特，该第二放电电路被配置为放电或不放电该匹配线，该第二放电电路包括: 第二 PMOS晶体管，该第二 PMOS晶体管的栅极用于接收该第二存储比特和该搜索比特的其中之一。
2.根据权利要求1所述的三元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的栅极用于接收该第一存储比特，该第一放电电路进一步包括第一 NMOS晶体管，该第一NMOS晶体管的栅极用于接收该第一搜索比特，该第二 PMOS晶体管的栅极用于接收该第二存储比特，以及该第二放电电路进一步包括第二NMOS晶体管，该第二NMOS晶体管的栅极用于接收该搜索比特。
3.根据权利要求2所述的三元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的源极耦接于该匹配线以及该第一 PMOS晶体管的漏极耦接于该第一 NMOS晶体管的漏极，该第一NMOS晶体管的源极耦接于源电压，该第二PMOS晶体管的源极耦接于该匹配线以及该第二 PMOS晶体管的漏极耦接于该第二 NMOS晶体管的漏极，以及该第二 NMOS晶体管的源极耦接于该源电压。
4.根据权利要求2所述的三元内容可寻址存储器单元，其特征在于，该第一NMOS晶体管的漏极耦接于该匹配线以及该第一 NMOS晶体管的源极耦接于该第一 PMOS晶体管的源极，该第一PMOS晶体管的漏极耦接于源电压，该第二NMOS晶体管的漏极耦接于该匹配线以及该第二 NMOS晶体管的源极耦接于该第二 PMOS晶体管的源极，以及该第二 PMOS晶体管的漏极耦接于该源电压。
5.根据权利要求1所述的三元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的栅极用于接收该第一存储比特，该第一放电电路进一步包括第三PMOS晶体管，该第三PMOS晶体管的栅极用于接收该第一搜索比特，该第二 PMOS晶体管的栅极用于接收该第二存储比特，以及该第二放电电路进一步包括第四PMOS晶体管，该第四PMOS晶体管的栅极用于接收该搜索比特。
6.根据权利要求5所述的三元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的源极耦接于该匹配线以及该第一 PMOS晶体管的漏极耦接于该第三PMOS晶体管的源极，该第三PMOS晶体管的漏极耦接于源电压，该第二PMOS晶体管的源极耦接于该匹配线以及该第二 PMOS晶体管的漏极耦接于该第四PMOS晶体管的源极，以及该第四PMOS晶体管的漏极耦接于该源电压。
7.根据权利要求5所述的三元内容可寻址存储器单元，其特征在于，该第三PMOS晶体管的源极耦接于该匹配线以及该第三PMOS晶体管的漏极耦接于该第一 PMOS晶体管的源极，该第一 PMOS晶体管的漏极耦接于源电压，该第四PMOS晶体管的源极耦接于该匹配线以及该第四PMOS晶体管的漏极耦接于该第二 PMOS晶体管的源极，以及该第二 PMOS晶体管的漏极耦接于该源电压。
8.根据权利要求1所述的三元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的栅极用于接收该第一搜索比特，该第一放电电路进一步包括第一 NMOS晶体管，该第一NMOS晶体管的栅极用于接收该第一存储比特，该第二 PMOS晶体管的栅极用于接收该搜索比特，以及该第二放电电路进一步包括第二 NMOS晶体管，该第二 NMOS晶体管的栅极用于接收该第二存储比特。
9.根据权利要求8所述的三元内容可寻址存储器单元，其特征在于，该第一NMOS晶体管的漏极耦接于该匹配线以及该第一 NMOS晶体管的源极耦接于该第一 PMOS晶体管的源极，该第一PMOS晶体管的漏极耦接于源电压，该第二NMOS晶体管的漏极耦接于该匹配线以及该第二 NMOS晶体管的源极耦接于该第二 PMOS晶体管的源极，以及该第二 PMOS晶体管的漏极耦接于该源电压。
10.根据权利要求8所述的三元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的源极耦接于该匹配线以及该第一 PMOS晶体管的漏极耦接于该第一 NMOS晶体管的漏极，该第一NMOS晶体管的源极耦接于源电压，该第二PMOS晶体管的源极耦接于该匹配线以及该第二 PMOS晶体管的漏极耦接于该第二 NMOS晶体管的漏极，以及该第二 NMOS晶体管的源极耦接于该源电压。
11.一种二元内容可寻址存储器单元，其特征在于，包括: 存储电路，配置为提供第一存储比特以及第二存储比特，其中该第二存储比特与该第一存储比特互为取反比特； 第一放电电路，耦接于该存储电路，第一搜索线和匹配线，根据该存储电路提供的该第一存储比特和该第一搜索线提供的第一搜索比特，该第一放电电路被配置为放电或不放电该匹配线，该第一放电电路包括: 第一 PMOS晶体管，该第一 PMOS晶体管的栅极用于接收该第一存储比特和该第一搜索比特的其中之一；以及 第二放电电路，耦接于该存储电路，第二搜索线和该匹配线，根据该存储电路提供的该第二存储比特和该第二搜索线提供的第二搜索比特，该第二放电电路被配置为放电或不放电该匹配线，该第二放电电路包括: 第二 PMOS晶体管，该第二 PMOS晶体管的栅极用于接收该第二存储比特和该搜索比特的其中之一。
12.根据权利要求11所述的二元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的栅极用于接收该第一存储比特，该第一放电电路进一步包括第一 NMOS晶体管，该第一 NMOS晶体管的栅极用于接收该第一搜索比特，该第二 PMOS晶体管的栅极用于接收该第二存储比特，以及该第二放电电路进一步包括第二 NMOS晶体管，该第二 NMOS晶体管的栅极用于接收该搜索比特。
13.根据权利要求12所述的二元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的源极耦接于该匹配线以及该第一 PMOS晶体管的漏极耦接于该第一 NMOS晶体管的漏极，该第一NMOS晶体管的源极耦接于源电压，该第二PMOS晶体管的源极耦接于该匹配线以及该第二 PMOS晶体管的漏极耦接于该第二 NMOS晶体管的漏极，以及该第二 NMOS晶体管的源极耦接于该源电压。
14.根据权利要求12所述的二元内容可寻址存储器单元，其特征在于，该第一NMOS晶体管的漏极耦接于该匹配线以及该第一 NMOS晶体管的源极耦接于该第一 PMOS晶体管的源极，该第一PMOS晶体管的漏极耦接于源电压，该第二NMOS晶体管的漏极耦接于该匹配线以及该第二 NMOS晶体管的源极耦接于该第二 PMOS晶体管的源极，以及该第二 PMOS晶体管的漏极耦接于该源电压。
15.根据权利要求11所述的二元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的栅极用于接收该第一存储比特，该第一放电电路进一步包括第三PMOS晶体管，该第三PMOS晶体管的栅极用于接收该第一搜索比特，该第二 PMOS晶体管的栅极用于接收该第二存储比特，以及该第二放电电路进一步包括第四PMOS晶体管，该第四PMOS晶体管的栅极耦接于接收该搜索比特。
16.根据权利要求15所述的二元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的源极耦接于该匹配线以及该第一 PMOS晶体管的漏极耦接于该第三PMOS晶体管的源极，该第三PMOS晶体管的漏极耦接于源电压，该第二 PMOS晶体管的源极耦接于该匹配线以及该第二 PMOS晶体管的漏极耦接于该第四PMOS晶体管的源极，以及该第四PMOS晶体管的漏极耦接于该源电压。
17.根据权利要求15所述的二元内容可寻址存储器单元，其特征在于，该第三PMOS晶体管的源极耦接于该匹配线以及该第三PMOS晶体管的漏极耦接于该第一 PMOS晶体管的源极，该第一 PMOS晶体管的漏极耦接于源电压，该第四PMOS晶体管的源极耦接于该匹配线以及该第四PMOS晶体管的漏极耦接于该第二 PMOS晶体管的源极，以及该第二 PMOS晶体管的漏极耦接于该源电压。
18.根据权利要求11所述的二元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的栅极用于接收该第一搜索比特，该第一放电电路进一步包括第一 NMOS晶体管，该第一 NMOS晶体管的栅极用于接收该第一存储比特，该第二 PMOS晶体管的栅极用于接收该搜索比特，以及该第二放电电路进一步包括第二NMOS晶体管，该第二NMOS晶体管的栅极用于接收该第二存储比特。
19.根据权利要求18所述的二元内容可寻址存储器单元，其特征在于，该第一NMOS晶体管的漏极耦接于该匹配线以及该第一 NMOS晶体管的源极耦接于该第一 PMOS晶体管的源极，该第一PMOS晶体管的漏极耦接于源电压，该第二NMOS晶体管的漏极耦接于该匹配线以及该第二 NMOS晶体管的源极耦接于该第二 PMOS晶体管的源极，以及该第二 PMOS晶体管的漏极耦接于该源电压。
20.根据权利要求18所述的二元内容可寻址存储器单元，其特征在于，该第一PMOS晶体管的源极耦接于该匹配线以及该第一 PMOS晶体管的漏极耦接于该第一 NMOS晶体管的漏极，该第一 NMOS晶体管的源极耦接于源电压，该第二 PMOS晶体管的源极耦接于该匹配线以及该第二 PMOS晶体管的漏极耦接于该第二 NMOS晶体管的漏极，以及该第二 NMOS晶体管的源极耦接于该源电压。
【文档编号】G11C15/04GK104240755SQ201410244898
【公开日】2014年12月24日 申请日期:2014年6月4日 优先权日:2013年6月14日
【发明者】林书玄 申请人:联发科技股份有限公司