基于FPGA的高速eMMC阵列控制器的制造方法
【专利摘要】本发明公开了一种基于FPGA的高速eMMC阵列控制器，它包括高速eMMC阵列控制器IP核，所述高速eMMC阵列控制器IP核在FPGA上实现，所述高速eMMC阵列控制器IP核上设有用户管理接口和用户数据接口，所述高速eMMC阵列控制器IP核分别连接有数据缓存随机存取存储器和若干个eMMC芯片组，所述eMMC芯片组由若干个eMMC芯片组成，且所述若干个eMMC芯片挂载在同一eMMC总线上，本发明的有益效果为：可以有效释放eMMC芯片的潜在性能，通过内建/外扩缓存平衡数据吞吐量，并以分组流水操作eMMC芯片的方式，实现最大化的连续存储带宽，并且具有简单易用的前端数据输入/输出接口。适用于高频采集记录、通信数据记录、总线数据记录等对存储容量、带宽、可靠性均有较高要求的应用场合。
【专利说明】基于FPGA的高速eMMC阵列控制器
【技术领域】
[0001] 本发明涉及阵列控制器【技术领域】，具体涉及一种基于FPGA的高速eMMC阵列控制 器
【背景技术】
[0002] FPGA(Field-ProgrammableGateArray)，即现场可编程门阵列。其特点表现如 下：1)采用FPGA设计ASIC电路（专用集成电路），用户不需要投片生产，就能得到合用的 芯片。2)FPGA可做其它全定制或半定制ASIC电路的中试样片。3)FPGA内部有丰富的触发 器和I/O引脚。4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5)FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可见，FPGA芯片是小批量 系统提高系统集成度、可靠性的最佳选择之一。FPGA(现场可编程逻辑器件）产品的应用领 域已经从原来的通信扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域。而应 用的变化也使FPGA产品近几年的演进趋势越来越明显：一方面，FPGA供应商致力于采用当 前最先进的工艺来提升产品的性能，降低产品的成本；另一方面，越来越多的通用IP核（逻 辑块或数据块）或客户定制IP核被引入FPGA中，以满足客户产品快速上市的要求。此外， FPGA企业都在大力降低产品的功耗，满足业界越来越苛刻的低功耗需求。
[0003]IP核（IntellectualProperty)即可编辑逻辑器件（FPGA)的逻辑块或数据块。 在集成电路设计中，IP核指是一段具有特定电路功能的硬件描述语言程序。按照设计层次 的不同，IP核可以分为三种：软核（SoftCore)、固核（FirmCore)和硬核（HardCore)。其 本质特征是功能模块的可复用性强，通用性好，可移植性好，正确性有100%的保证。IP核 设计的理想目标是即插即用，发展方向是基于标准片上总线（0CB)，有标准接口。
[0004] IP核设计与复用对基于FPGA的嵌入式系统设计，具有举足轻重的地位，随着FPGA 逻辑门密度的不断提高和设计工具软件的不断加强与优化，FPGA能够实现越来越多的功 能。目前，已经能够将RISC处理器内核、DSP模块等诸多IP核核嵌入到FPGA中，在FPGA 中嵌入IP核往往要受到FPGA供应商的限制，高性能IP核价格也比较昂贵。在更多的场合 下，是以硬件描述语言的形式设计满足应用需求的软IP核，综合后在FPGA中布局布线来实 现。IP核具有的优势是源代码封闭、性能可针对具体平台优化。
[0005] eMMC全称为embeded MultiMedia Card,是一种嵌入式非易失性存储器系统，由闪 存和闪存控制器两部组成。eMMC的一个明显优势是在封装中集成了一个闪存控制器，它采 用JEDEC标准BGA封装，并采用统一闪存接口管理闪存。
[0006]eMMC现在的目标应用是对存储容量有较高要求的消费电子产品。eMMC规格的标 准逐渐从eMMC4. 3世代发展到eMMC4. 5世代，eMMC5. 0也已问世。eMMC的结构是控制器 +NAND芯片，具有统一、高速的数据接口从而实现前后兼容、存储密度高。其电路简单（处理 器一般接口简单），成本很低（处理器内部结构简单、产量大），开发容易（eMMC接口由处理 器内部专门硬件完成，只需要纯嵌入式软件开发），但是瞬时带宽不均匀也是eMMC技术上 急需解决的问题。
[0007]eMMC存储芯片常见应用如下：
[0008] 1、直接与通用处理器相连，如手机、PAD等移动智能设备，目的在于简化手机存储 器的设计。优点：手机客户通过采购eMMC芯片，放进新手机中，便不再需要处理其它繁复的 NANDFlash兼容性和管理问题，可缩短新产品的上市周期和研发成本，加速产品的推陈出 新速度，且可取代NORFlash实现开机功能。缺点：带宽低（处理器内部总线带宽有限，且 与CPU内核共用），数据接口不可定制（通常为数据/地址总线等），容量低（通常只能挂 载1到2片eMMC存储芯片）；
[0009] 2、与专用eMMC控制器芯片相连，如使用eMMC作为存储介质的U盘、SSD等。优点： 电路简单（专用数据接口，外围器件极少），成本较低（产量大），无需软件开发，带宽较高 (专门优化的控制逻辑）、有很好的抗震性能，功耗很低，在成本不是特别敏感。缺点：数据 接口单一（通常为SATA、USB等，不易在设备内集成），扩展性差（挂载eMMC存储芯片数量 有限，通常在16片以下），连续带宽无保障（设计针对通用场合，未对连续读/写作专门优 化），其价格与传统的闪存卡或者闪存芯片的价格还有不小的差距。
【发明内容】
[0010] 本发明克服了现有技术中eMMC存储芯片应用过程中存在带宽低、数据接口不可 定制、容量低等不足，提供一种可以有效释放eMMC存储芯片的潜在性能，通过内建/外扩 缓存平衡数据吞吐量，并以分组流水操作eMMC存储芯片的方式，实现最大化的连续存储带 宽，并且具有简单易用的前端数据输入/输出接口的基于FPGA的高速eMMC阵列控制器。 [0011] 为实现上述目的，本发明采用以下技术方案：
[0012] 一种基于FPGA的高速eMMC阵列控制器，它包括eMMC阵列控制器IP核，所述eMMC 阵列控制器IP核基于FPGA实现，所述FPGA上集成安装有eMMC阵列控制器IP核，所述eMMC 阵列控制器IP核上设有用户管理接口和用户数据接口，所述eMMC阵列控制器IP核分别电 连接有数据缓存随机存取存储器和若干个eMMC芯片组，所述eMMC芯片组由若干个eMMC芯 片组成，且所述若干个eMMC芯片挂载在同一eMMC总线上，所述eMMC阵列控制器IP核由输 入FIFO、输出FIFO、缓存控制器、分发控制器以及eMMC控制器组成，所述输入FIFO和输出 FIFO分别与缓存控制器电连接，所述缓存控制器通过通道缓存与分发控制器电连接，所述 分发控制器与eMMC控制器电连接。
[0013] 优选的，所述用户管理接口采用命令字以及使能信号线的控制方式，所述用户数 据接口采用类FIFO接口。
[0014] 优选的，所述eMMC阵列控制器IP核分别与eMMC芯片组上的时钟elk引脚、单根 命令cmd引脚和数据总线data引脚电连接，并且所述eMMC阵列控制器IP核通过eMMC协 议与eMMC芯片通信。
[0015] 优选的，所述数据缓存随机存取存储器包括DDR2存储器或DDR3存储器。
[0016] 优选的，所述eMMC芯片组在FPGA资源数量的条件限制下可任意挂载。
[0017] 本技术方案基于FPGA设计，可在用于已有的FPGA上集成安装eMMC阵列控制器IP 核，用户在电路设计上只需要实现eMMC阵列控制器IP核与eMMC芯片组通信，每一个eMMC芯片组中的eMMC芯片挂载在同一eMMC总线上，即可以利用eMMC协议可指定访问eMMC芯片 组中任意一片eMMC芯片，eMMC阵列控制器IP核可连接任意数个eMMC芯片组，所述eMMC芯 片组由若干个eMMC芯片组成，（例如，单个控制器IP核挂载16个eMMC芯片组，那么eMMC芯片的个数可以为16个、32个、48个等），用户数据接口采用通用性极强的FIFO接口，用于 可将数据通过用户数据接口输入，用于管理接口采用命令字以及使能信号的控制方式，用 于用户控制eMMC阵列控制器IP核工作，另外eMMC阵列控制器IP电连接有DDR2存储器或 DDR3存储器，用于提供数据的缓存，eMMC阵列控制器IP核利用该缓存，并针对连续读/写 进行深度优化，可同时实现所有的eMMC芯片的最大带宽，从而适用于对存储容量、带宽、可 靠性均有较高要求的应用场合。
[0018]本技术方案中eMMC阵列控制器IP核由输入FIFO、输出FIFO、缓存控制器、分发控 制器以及eMMC控制器组成，缓存控制器连接用户数据接口以及eMMC的通道缓存，eMMC阵 列控制器IP核内部采用多通道独立读写DDR的控制方式，分时读写DDR2存储器或DDR3存 储器，利用优先级读写以及缓存通道加权轮询的方式，保证前端输入FIFO不会溢出以及后 端平衡操作各个通道缓存，分发控制器各通道独立工作，通过eMMC控制器切换挂载在同一 eMMC总线上的各个eMMC芯片，使前端DDR2存储器或DDR3存储器的数据轮流写入到每个 eMMC芯片组中的eMMC芯片中，写入数据时，用户数据经由输入FIFO输入eMMC阵列控制器 IP核，由DDR2存储器或DDR3存储器控制逻辑平衡吞吐量，并分配到eMMC组的通道缓存中， 读取数据时，过程相反。
[0019] 与现有技术相比，本发明的有益效果是：
[0020] 可以有效释放eMMC芯片的潜在性能，通过内建/外扩缓存平衡数据吞吐量，并以 分组流水操作eMMC芯片的方式，实现最大化的连续存储带宽，并且具有简单易用的前端数 据输入/输出接口。适用于高频采集记录、通信数据记录、总线数据记录等对存储容量、带 宽、可靠性均有较高要求的应用场合。
【专利附图】
【附图说明】
[0021] 图1为本发明的电路结构示意图。
[0022] 图2为本发明中eMMC阵列控制器IP核的电路原理框图。
[0023] 图中对应的附图标记名称为：
[0024] 1FPGA、2用户管理接口，3eMMC阵列控制器IP核，4eMMC芯片，5eMMC芯片组，6数据 缓存随机存取存储器，7用户数据接口，31输入FIFO, 32输出FIFO, 33缓存控制器，34通道 缓存，35分发控制器，36eMMC控制器。
【具体实施方式】
[0025] 下面结合附图对本发明作进一步阐述。
[0026] 本【具体实施方式】以挂载16个eMMC芯片组的IP核的实现为例。
[0027] 如图1和图2所示，一种基于FPGA的高速eMMC阵列控制器，它包括FPGA1，所述 FPGA1上集成安装有eMMC阵列控制器IP核3,所述eMMC阵列控制器IP核3上设有用户管 理接口 2和用户数据接口 7,所述eMMC阵列控制器IP核3分别电连接有数据缓存随机存取 存储器6和若干个eMMC芯片组5,所述eMMC芯片组5由若干个eMMC芯片4组成，且所述若 干个eMMC芯片4挂载在同一eMMC总线上，所述eMMC阵列控制器IP核3由输入FIF031、输 出FIF032、缓存控制器33、分发控制器35以及eMMC控制器36组成，所述输入FIF031和输 出FIF032分别与缓存控制器33电连接，所述缓存控制器33通过通道缓存34与分发控制 器35电连接，所述分发控制器35与eMMC控制器36电连接，所述用户管理接口 2采用命令 字以及使能信号线的控制方式，所述用户数据接口 7采用FIFO接口，所述eMMC阵列控制器 IP核3分别与eMMC芯片组5上的时钟elk引脚、单根命令cmd引脚和数据总线data引脚 电连接，并且所述eMMC阵列控制器IP核3通过eMMC协议与eMMC芯片4通信，所述数据缓 存随机存取存储器6包括DDR2存储器或DDR3存储器，所述eMMC芯片4的数量为16的倍 数组（仅取决于FPGA资源数量）。
[0028] eMMC阵列控制器IP核3分层进行设计，分别为：应用层、数据接口层、数据缓冲 层、数据分发层、eMMC协议层、eMMC链路层、eMMC物理层。设计层次如表1所示。
【权利要求】
1. 一种基于FPGA的高速eMMC阵列控制器，它包括eMMC阵列控制器IP核（3)，其特征 在于，所述eMMC阵列控制器IP核（3)基于FPGA⑴实现，所述eMMC阵列控制器IP核（3) 上设有用户管理接口（2)和用户数据接口（7)，所述eMMC阵列控制器IP核（3)分别连接有 数据缓存随机存取存储器（6)和若干个eMMC芯片组（5)，所述eMMC芯片组（5)由若干个 eMMC芯片⑷组成，且所述若干个eMMC芯片⑷挂载在同一 eMMC总线上，所述eMMC阵列 控制器IP核（3)由输入FIFO (31)、输出FIFO (32)、缓存控制器（33)、分发控制器（35)以及 eMMC控制器（36)组成，所述输入FIF0(31)和输出FIF0(32)分别与缓存控制器（33)电连 接，所述缓存控制器（33)通过通道缓存（34)与分发控制器（35)电连接，所述分发控制器 (35)与eMMC控制器（36)电连接。
2. 根据权利要求1所述的基于FPGA的高速eMMC阵列控制器，其特征在于，所述用户 管理接口（2)采用命令字以及使能信号线的控制方式，所述用户数据接口（7)采用类FIFO 接口。
3. 根据权利要求1所述的基于FPGA的高速eMMC阵列控制器，其特征在于，所述eMMC 阵列控制器IP核（3)分别与eMMC芯片组（5)上的时钟elk引脚、单根命令cmd引脚和数 据总线data引脚电连接，并且所述eMMC阵列控制器IP核（3)通过eMMC协议与eMMC芯片 (4)通信。
4. 根据权利要求1所述的基于FPGA的高速eMMC阵列控制器，其特征在于，所述数据缓 存随机存取存储器（6)包括DDR2存储器或DDR3存储器。
5. 根据权利要求1所述的基于FPGA的高速eMMC阵列控制器，其特征在于，所述eMMC 芯片组（5)在FPGA资源数量的条件限制下可任意挂载。
【文档编号】G11C16/06GK104409099SQ201410776442
【公开日】2015年3月11日 申请日期:2014年12月15日 优先权日:2014年12月15日
【发明者】戴荣, 阴陶, 白湘洲, 钟荣, 操飞 申请人:成都傅立叶电子科技有限公司