Sram读取时间自测试电路的制作方法
【专利摘要】本实用新型涉及一种SRAM读取时间自测试电路，包括待测SRAM、一个二路选择器、一个延时扫描电路、一个锁存器、一个比较器、一个计数器、第一反相器和第二反相器。通过增加一个延时扫描电路、一个比较器和一个计数器，可以实现对延时时间的自动扫描从而可以快速的找到合适的延时，并通过测量环形振荡器的输出振荡周期得到SRAM的读取时间值。本实用新型避免了测试时频繁的人工操作介入，测试效率高，并且由于采用固定延时单元和具有多个可选延时的单元的组合方式，在保证较大的测量范围的前提下，节省了版图面积。
【专利说明】SRAM读取时间自测试电路
【【技术领域】】
[0001]本实用新型涉及静态随机存储器(SRAM)的时序测试电路领域，尤其涉及一种对SRAM的读取时间进行快速自测试的电路。
【【背景技术】】
[0002]SRAM是一种常见的随机存取存储器，广泛应用于集成电路领域。读取时间(tACC:Access Time)是衡量SRAM性能的重要时序参数指标,它表征的是读操作时从时钟信号(CLK)上升沿到输出数据(Q)有效的延时。
[0003]目前存储器的测试一般依赖于内自建测试(BIST)电路。BIST是一种广泛应用的可测性设计技术，它通过在芯片上内建的硬件电路自动实现存储器的高速测试。虽然它实现了测试的自动化，但是它只能证明SRAM功能正常，且SRAM的周期时间(Cycle Time)不大于测试时钟周期。因此通过传统的BIST电路可以获得SRAM的周期时间参数但是无法测量其读取时间。
[0004]另外一种测试SRAM的读取时间的电路如图1所示，包括二路选择器(MUXO)、多个不同的延时电路(DEL0，DEL1，DEL2，…)、多路选择器(MUX1)、反相器(INV0, INVl)和用于对SRAM输出数据进行采样的锁存器(DFF)。该电路通过测试输入时钟信号CLK和锁存器DFF的时钟信号CLK_DEL之间的延时获得待测SRAM的读取时间tACC。使用该电路分两步进行测试:首先，二路选择器MUXO的使能信号0SC_EN为‘0’，CLK信号经过MUX0、延时电路其中之一、MUXl和INVO后变为信号0SC_0UT，0SC_0UT信号再经过INVl后变为信号CLK_DEL。通过多路选择器 的使能信号DEL_SEL可以人为地选择不同的延时电路从而产生具有不同延时的CLK_DEL信号作为锁存器DFF的时钟信号对数据输出Q进行采样。通过不断的尝试不同的延时电路，直到能够测量到锁存器能够采样结果QX正确为止。其次，二路选择器MUXO的使能信号0SC_EN为‘ I’，使得二路选择器(MUXO)、选定的延时电路、多路选择器(MUXl)和反相器(INVO)形成了一个环形振荡器，通过测量振荡信号0SC_0UT的周期可以得到信号CLK到CLK_DEL的延时即SRAM的读取时间。该电路的缺点是:1.测量的过程比较繁琐，需要测试人员不停地改变延时电路选择信号DEL_SEL直到找到合适的延时使得锁存器的锁存结果正确，整个测试过程比较耗费时间；2.为了获得较大的测量范围和测量精度，必须要放置大量的延时电路，造成芯片面积的浪费。
【实用新型内容】
[0005]本实用新型提出了一种SRAM读取时间自测试电路，以解决【背景技术】中所述现有技术的缺陷。通过对延时时间的自动扫描从而可以快速的找到合适的延时，并通过测量环形振荡器的输出振荡周期得到SRAM的读取时间值。
[0006]为了实现上述目的，本实用新型采用如下技术方案:
[0007]一种SRAM读取时间自测试电路，包括待测SRAM、一个二路选择器MUX、一个延时扫描电路DEL_TRM、一个锁存器DFF、一个比较器COMPARATOR、一个计数器COUNTER、第一反相器和第二反相器；
[0008]所述待测SRAM连接至输入地址信号线A、输入写使能信号线WEN、输入片选使能信号线CEN、输入时钟信号线CLK、输入数据线D和输出数据线Q ；
[0009]所述二路选择器MUX用于测试电路模式的切换，其使能端连接至测试模式选择信号线0SC_EN，其输入端A连接至第一反相器的输出端，其输入端B连接至输入时钟信号线CLK，其输出端连接至延时扫描电路DEL_TRM的输入端I ;
[0010]当测试模式选择信号0SC_EN有效时，二路选择器MUX的输入端A连接至其输出端，否则其输入端B连接至其输出端；
[0011]所述延时扫描电路DEL_TRM的控制端C连接至计数器COUNTER的计数输出端，其输出端Z连接至第一反相器的输入端，其输入端至输出端之间的延时由连接至控制端的信号决定；
[0012]所述第一反相器的输出端连接至MUX的输入端A和第二反相器的输入端；
[0013]所述第二反相器的输出端连接至锁存器DFF的时钟端；
[0014]所述锁存器DFF负责对SRAM的输出数据进行采样，其时钟端连接至第二反相器的输出端，其输入数据端连接至SRAM的输出数据端Q，其输出数据端QX连接至比较器COMPARATOR的第一数据端；
[0015]所述比较器COMPARATOR在SRAM执行读操作时负责对锁存器的采样数据和SRAM的输出数据进行比较并在比较结果不同时的下一个时钟周期生成一个脉冲信号，其时钟端连接至输入时钟信号线CLK，其控制端连接至输入写使能信号线WEN、输入片选使能信号线CEN、测试模式选择信号线0SC_EN，比较器COMPARATOR的第二数据端连接至SRAM的输出数据端Q ;
[0016]所述计数器COUNTER的时钟端连接至比较器COMPARATOR的输出端，其进位端连接至输出进位信号线OVERFLOW，其复位端连接至输入复位信号线CNT_RST。
[0017]本实用新型进一步的改进在于:当计数器COUNTER溢出时OVERFLOW有效。
[0018]本实用新型进一步的改进在于:延时扫描电路DEL_TRM包括可调延时电路DEL_STEP和固定延时电路DEL_FIX ;延时扫描电路DEL_TRM的控制端C连接至可调延时电路DEL_STEP的控制端C，其输入端I连接至固定延时电路DEL_FIX的输入端I，其输出端Z连接至可调延时电路DEL_STEP的输出端Z ;固定延时电路DEL_FIX的输出端Z连接至可调延时电路DEL_STEP的输入端I ;其中固定延时电路DEL_FIX具有固定延时，可调延时电路DEL_STEP具有多个可选延时，它们采用串联连接。
[0019]本实用新型进一步的改进在于:可调延时电路DEL_STEP的延时tDT=tDTmin+N*tDS，其中tDTmin为延时最小值，tDS为可调步长；延时扫描电路DEL_TRM的延时tD0=tDF+tDT，其中tDF为固定延时电路DEL_FIX的延时，tDT为可调延时电路DEL_STEP的延时；进一步地，可以得到tD0=tDF+tDTmin+N*tDS，其中N为计数器的计数值，满足N为自然数且O≤N≤M ;M为计数器的总步长。
[0020]本实用新型进一步的改进在于:可调延时电路由译码电路和延时链组成。
[0021]本实用新型进一步的改进在于:在输入时钟信号CLK的上升沿时:若输入片选使能信号CEN为‘0’，输入写使能信号WEN为‘I’时，待测SRAM执行写操作，将输入数据D存入地址A所对应的存储单元中；输入片选使能信号若输入片选使能信号CEN为‘0’，输入写使能信号WEN为‘0’时，待测SRAM执行读操作，将地址A所对应的存储单元的数据读出并输出至输出数据Q，其中从输入时钟信号CLK上升沿到输出数据Q有效之间的延时是待测SRAM的读取时间。
[0022]本实用新型进一步的改进在于:计数器COUNTER是一个从O到M步长为I的计数器，M为自然数；其时钟信号为CLK_ERR，其计数输出信号为DEL_C0DE，其进位信号为OVERFLOW,其复位信号为 CNT_RST ;若 CNT_RST 为 ‘ I ’，则 DEL_C0DE 为 O ;若 CNT_RST 为 ‘0’，则当CLK_ERR上升沿时，计数加I。
[0023]相对于现有技术，本实用新型的优点是:
[0024]1.节省测试时间；多个延时单元的选择通过测试电路自动完成，只需要进行一次测试就能对所有的延时单元进行扫描从而找到合适的延时大小，避免了人工操作的介入，测试效率高。
[0025]2.节省布局空间；采用固定延时单元和具有多个可选延时的单元的组合方式，在保证较大的测量范围的前提下，与现有技术相比，节省了版图面积。
【【专利附图】
【附图说明】】
[0026]图1是现有技术的SRAM读取时间测试电路原理图。
[0027]图2是本实用新型的SRAM读取时间测试电路原理图。
[0028]图3是本实用新型的延时扫描电路的原理图。 [0029]图4是本实用新型的可调延时电路的原理图。
[0030]图5是本实用新型的比较器的原理图。
[0031]图6是本实用新型的测试波形示意图；其中图6(a)是测试电路自动扫描并找到与SRAM读取时间tACC相当延时的过程示意图，图6(b)是形成振荡器后测量振荡周期tOSC的过程示意图。
【【具体实施方式】】
[0032]下面结合附图对本实用新型的实施方式做进一步描述。
[0033]参见图2，本实用新型SRAM读取时间自测试电路包括:包括待测SRAM 17、二路选择器10、延时扫描电路I1、锁存器14、比较器15、计数器16、第一反相器12和第二反相器13。
[0034]二路选择器IO的输出端连接延时扫描电路Il的输入口 I，延时扫描电路Il的输出口 Z连接第一反相器12的输入端,第一反相器12的输出端连接第二反相器13的输入端和二路选择器IO的第一输入端，第二反相器13的输出端连接锁存器14的时钟端；锁存器14的输出端连接比较器15 ;比较器15连接计数器16 ;计数器16连接延时扫描电路Il的控制端C ；SRAM 17的数据输出端连接锁存器14和比较器15。输入时钟信号CLK连接二路选择器IO的第二输入端；比较器15的外接信号有:输入写使能信号WEN、输入片选使能信号CEN、输入时钟信号CLK和测试模式选择信号0SC_EN ;测试模式选择信号0SC_EN连接二路选择器IO的使能端；计数器16的外接信号有:复位信号CNT_RST。
[0035]SRAM 17连接的外接信号有:输入地址信号A、输入写使能信号WEN、输入片选使能信号CEN、输入时钟信号CLK、输入数据D和输出数据Q。在CLK的上升沿时:若CEN为‘O，,WEN为‘I’时，SRAM执行写操作，将D存入地址A所对应的存储单元中；若CEN为‘0’，WEN为‘0’时，SRAM执行读操作，将地址A所对应的存储单元的数据读出并输出至Q，其中从CLK上升沿到Q有效之间的延时是SRAM的读取时间。
[0036]二路选择器IO负责测试电路模式的切换，其使能端连接至来自外接的测试模式选择信号0SC_EN，其输入端A连接至第一反相器12的输出端，其输入端B连接至时钟信号CLK，其输出端连接至延时扫描电路Il的输入端I。
[0037]延时扫描电路Il的输出端Z连接至第一反相器12的输入端，其控制端C连接至计数器16的计数输出信号DEL_C0DE。DEL_C0DE信号决定了延时扫描电路Il的输入端至输出端之间的延时。
[0038]第一反相器12的输出为0SC_EN信号，并连接至二路选择器IO的输入端A和第二反相器13的输入端。第二反相器13的输出为时钟信号CLK_DEL，并接至锁存器14的时钟端。
[0039]锁存器14的输入数据端连接至SRAM 17的输出数据端，其输出数据端连接至比较器15的第一数据端。在CLK_DEL的上升沿时，锁存器14对SRAM 17的输出数据Q进行采样，采样结果为QX。
[0040]比较器15的时钟端连接至CLK，其控制端连接至WEN、CEN、0SC_EN,其第一数据端连接至QX，其第二数据端连接至Q。在SRAM执行读操作时，比较器15负责对锁存器14的采样结果QX和SRAM的输出数据Q进行比较并在比较结果不同时的该读操作的下一个时钟周期生成一个脉冲信 号CLK_ERR，作为本次读操作的比较结果标志。
[0041]计数器16是一个从O到M(M为自然数)步长为I的计数器，其时钟信号为CLK_ERR,其计数输出信号为DEL_C0DE，其进位信号为OVERFLOW，其复位信号为CNT_RST。若CNT_RST为‘1’，则DEL_C0DE为O ;若CNT_RST为‘0’，则当CLK_ERR上升沿时，计数加I。
[0042]基于以上所述的测试电路，本实用新型一种SRAM读取时间自测试电路工作时，包括以下步骤:
[0043]第一步，将0SC_EN信号置为‘0’，将CNT_RST信号置为‘I’。
[0044]当0SC_EN为‘0’时，二路选择器IO的输入端B连接至其输出端。CLK信号经过二路选择器10、延时扫描电路I1、第一反相器12和第二反相器13的延时后形成一个经过延时的时钟信号CLK_DEL。
[0045]当CNT_RST 为 ‘I’ 时，计数器 16 复位，DEL_C0DE 为 O, OVERFLOW 为 ‘0’。
[0046]第二步，将0SC_EN信号置为‘0’，将CNT_RST信号置为‘O’。
[0047]此时可以对SRAM进行正常的读写操作，在每次读操作时，锁存器14使用经过延时产生的CLK_DEL信号作为时钟对SRAM的输出数据Q进行采样。
[0048]与此同时比较器15会对采样结果QX和Q进行比较，一旦比较结果不同时比较器15将在该读操作的下一个时钟周期生成一个脉冲信号CLK_ERR。
[0049]当CNT_RST为‘0’时，计数器16可以进行计数。一旦CLK_ERR信号的上升沿来临，则计数值DEL_C0DE加1，随着计数值的增加，延时扫描电路Il的延时将逐步增加，从而实现了延时的自动扫描。扫描结果有两个:1.在计数值DEL_C0DE=N(N为自然数，且O≤N≤M)时，比较器的比较结果CLK_ERR保持为‘0’，计数器16未溢出且停止累加，此状态从CLK到CLK_DEL的延迟就是测试电路找到的最接近且不小于SRAM 17的读取时间的延时，继续进行第三步的测量；2.计算器16溢出，OVERFLOW信号为‘ I’，此状态中比较器15将停止工作，表示SRAM的读取时间超过了测量范围的最大值，测试结束。
[0050]第三步，将0SC_EN信号置为‘1’，将CNT_RST信号置为‘O’。
[0051]当0SC_EN为‘I’时，二路选择器IO的输入端A连接至其输出端，二路选择器10、延时扫描电路Il和第一反相器12就可以形成一个环形振荡器，其输出信号为0SC_0UT。通过测量0SC_0UT信号的震荡周期tOSC，计算可得SRAM的读取时间tACC=0.5*t0SC。
[0052]参见图3，图3是本实用新型的延时扫描电路的原理图。延时扫描电路Il包括可调延时电路DEL_STEP IlO和固定延时电路DEL_FIX 111。延时扫描电路Il的控制端C连接至可调延时电路IlO的控制端C，其输入端I连接至固定延时电路Ill的输入端I，其输出端Z连接至可调延时电路IlO的输出端Z。固定延时电路Ill的输出端Z连接至可调延时电路IlO的输入端I。其中DEL_FIX Il具有固定延时，DEL_STEP具有多个可选延时，它们采用串联连接的方式即可，先后顺序无所谓。
[0053]可调延时电路IO的延时tDT=tDTmin+N*tDS，其中tDTmin为延时最小值，tDS为可调步长。延时扫描电路Il的延时tD0=tDF+tDT，其中tDF为固定延时电路Ill的延时，tDT为可调延时电路IlO的延时。进一步地，可以得到tDO=tDF+tDTmin+N*tDS，其中N为计数器的计数值，满足N为自然数且O < N < M。因此可调延时电路IO的延时tDT的覆盖范围是[tDF+tDTmin，tDF+tDTmin+M*tDS]，最小精度为tDS。在测试电路设计时务必保证预期的SRAM读取时间tACC能够包含在tDT的覆盖范围内并留有余量。
[0054]参见图4，图4是本实用新型的可调延时电路的原理图。可调延时电路IlO由译码电路和延时链组成。本实例中可调延时电路的控制端为2位输入，分别是C〈l>和C〈0>，能够实现4种不同延时的调整(即O≤N≤M=3)，为了提高测量覆盖范围和测量精度可以选择更高位宽的控制端。实际上可调延时电路的实现方式有多种，这里只是列举了其中一种。
[0055]译码电路是一个2到4的译码器，包括反相器(1100，1101)和或非门(1102，1103，1104，1105)。反相器1100的输入为C〈0>，输出为CON信号并连接至或非门1102和1103的一个输入端。反相器IlOl的输入为C〈l>，输出为ClN信号并连接至或非门1102和1104的一个输入端。C〈0>连接至或非门1104和1105的一个输入端。C〈l>连接至或非门1103和1105的一个输入端。或非门1102，1103，1104和1105的输出信号分别是 DEL_EN_3, DEL_EN_2, DEL_EN_1 和 DEL_EN_0 并连接至和二路选择器 1107，1109, Illl 和1113的使能端。根据输入C〈l>和C〈0>信号，译码器的输出信号DEL_EN_3，DEL_EN_2, DEL_EN_1和DEL_EN_0中只有一个为‘1’，其余都为‘0’，从而可以实现4选I的功能。
[0056]延时链包括单位延时单元(1106，1108, 1110, 1112)和二路选择器(1107，1109，1111，1113)，以上单位延时单元和二路选择器一一对应。所有二路选择器的输入端B都连接至可调延时电路IlO的输入I。单位延时单元1106的输入端连接至可调延时电路IlO的输入I，其输出端连接至二路选择器1107的输入端A。单位延时单元1108的输入端连接至二路选择器1107的输出端，其输出端连接至二路选择器1109的输入端A。单位延时单元IllO的输入端连接至二路选择器1109的输出端，其输出端连接至二路选择器Illl的输入端A。 单位延时单元1112的输入端连接至二路选择器Illl的输出端，其输出端连接至二路选择器1113的输入端A。二路选择器1113的输出端就是可调延时电路IlO的输出Z。[0057]当二路选择器的使能端为‘I’时，其输入端B连接至输出端；否则其输入端A连接至输出端。因此根据输入控制信号译码得到的与单位延时单元对应的二路选择器的使能端为‘I’时，该单位之后的所有单位延时单元将进入从输入端I到输出端Z的延时链中。比如当C〈l>为‘0’，C〈0>为‘I’时，译码得到DEL_EN_1为‘I’，则延时链变为二路选择器1111、单元延时单元1112和二路选择器1113。
[0058]参见图5，图5是本实用新型的比较器的原理图。一个比较器包括异或门150、或门152、与非门151、三输入或非门153、锁存器154和与门155。其输入端口有输入时钟CLK、两个数据Q和QX、SRAM控制信号WEN和CEN、测试电路控制信号0SC_EN和OVERFLOW，其输出端口为比较结果CLK_ERR。
[0059]异或门150的输入端分别连接到输入数据Q和QX。或门152的输入端分别连接至测试电路控制信号0SC_EN和OVERFLOW。与非门151的输入端分别连接SRAM控制信号WEN和CEN。三输入或非门153的输入分别连接至150，151和152的输出端。锁存器154的数据端D连接至153的输出端，其时钟端CK连接至CLK信号。与门155的输入端分别连接至154的输出端Q和CLK信号，其输出端为CLK_ERR信号。
[0060]只有当CEN为‘ I’，WEN为‘ I’，0SC_EN为‘O，，OVERFLOW为‘O，时，比较器会对输入数据Q和QX进行比较，若Q和QX不同，则EN为‘1’，否则EN为‘O’。而当CLK的上升沿时，若EN为‘I’则锁存器154的输出信号将为‘I’使得与门155导通，CLK_ERR上出现一个时钟脉冲。
[0061]参见图6 (a)和图6 (b)所示，为本实用新型的测试波形示意图。其中图6(a)是测试电路自动扫描并找到与SRAM读取时间tACC相当延时的过程示意图，图6(b)是形成振荡器后测量振荡周期tOSC的过程示意图。
[0062]图6(a)中0SC_EN为‘O’。首先，向测试电路发送读命令READ(CEN=0，WEN=I)，测试电路将对SRAM 17进行一次读操作读出数据Q。此时DEL_C0DE=N-1，则经过tDF+tDTmin+ (N-1) *tDS的延时后锁存器14对读出数据进行采样得到QX。然后，向测试电路发送比较命令COMPARE (CEN=I, WEN=I)，测试电路对Q和QX进行比较。若比较结果是FAIL，即数据不同，则比较结果CLK_ERR上出现一个脉冲信号，该信号上升沿使得计数器16计数加1，此时DEL_C0DE=N。然后不断重复以上两个命令直到比较结果是PASS，则CLK_ERR保持为‘0’，计数停止累加，表示数据Q和QX相同，扫描完毕。图中为方便起见，假设当DEL_CODE=N时比较结果是PASS，则SRAM的读取时间tACC约为tDF+tDTmin+N*tDS。
[0063]图6 (b)中0SC_EN为‘I，。当测试电路完成扫描后，将0SC_EN置为‘ I’。二路选择器10的输入端A连接至其输出端，二路选择器10、延时扫描电路Il和第一反相器12就可以形成一个环形振荡器，其输出信号为0SC_0UT。通过测量0SC_0UT信号的震荡周期tosc，计算可得SRAM的读取时间tACC=0.5*t0SC。
【权利要求】
1.一种SRAM读取时间自测试电路，其特征在于，包括待测SRAM、一个二路选择器MUX、一个延时扫描电路DEL_TRM、一个锁存器DFF、一个比较器COMPARATOR、一个计数器COUNTER、第一反相器(12)和第二反相器(13)； 所述待测SRAM连接至输入地址信号线A、输入写使能信号线WEN、输入片选使能信号线CEN、输入时钟信号线CLK、输入数据线D和输出数据线Q ； 所述二路选择器MUX用于测试电路模式的切换，其使能端连接至测试模式选择信号线0SC_EN,其输入端A连接至第一反相器的输出端，其输入端B连接至输入时钟信号线CLK，其输出端连接至延时扫描电路DEL_TRIM的输入端I ; 所述延时扫描电路DEL_TRM的控制端C连接至计数器COUNTER的计数输出端，其输出端Z连接至第一反相器的输入端，其输入端至输出端之间的延时由连接至控制端的信号决定; 所述第一反相器的输出端连接至MUX的输入端A和第二反相器的输入端； 所述第二反相器的输出端连接至锁存器DFF的时钟端。
2.根据权利要求1所述的一种SRAM读取时间自测试电路，其特征在于，所述锁存器DFF负责对SRAM的输出数据进行采样，其时钟端连接至第二反相器的输出端，其输入数据端连接至SRAM的输出数据端Q，其输出数据端QX连接至比较器COMPARATOR的第一数据端； 所述比较器COMPARATOR在SRAM执行读操作时负责对锁存器的采样数据和SRAM的输出数据进行比较并在比较结果不同时的下一个时钟周期生成一个脉冲信号，其时钟端连接至输入时钟信号线CLK，其控制端连接至输入写使能信号线WEN、输入片选使能信号线CEN、测试模式选择信号线0SC_EN，比较器COMPARATOR的第二数据端连接至SRAM的输出数据端Q； 所述计数器COUNTER的时钟端连接至比较器COMPARATOR的输出端，其进位端连接至输出进位信号线OVERFLOW，其复位端连接至输入复位信号线CNT_RST。
3.根据权利要求1所述的一种SRAM读取时间自测试电路，其特征在于，延时扫描电路DEL_TRM包括可调延时电路DEL_STEP和固定延时电路DEL_FIX ;延时扫描电路DEL_TRM的控制端C连接至可调延时电路DEL_STEP的控制端C，其输入端I连接至固定延时电路DEL_FIX的输入端I，其输出端Z连接至可调延时电路DEL_STEP的输出端Z ;固定延时电路DEL_FIX的输出端Z连接至可调延时电路DEL_STEP的输入端I ;其中固定延时电路DEL_FIX具有固定延时，可调延时电路DEL_STEP具有多个可选延时，它们采用串联连接。
4.根据权利要求1所述的一种SRAM读取时间自测试电路，其特征在于，可调延时电路由译码电路和延时链组成。
【文档编号】G11C29/08GK203799671SQ201420152047
【公开日】2014年8月27日 申请日期:2014年3月31日 优先权日:2014年3月31日
【发明者】拜福君 申请人:西安华芯半导体有限公司