专利名称：译码单元和存贮单元的制作方法
技术领域：
本发明涉及译码单元和存贮单元，特别是涉及当从已按标记缘记录系统进行记录的记录介质复制信息时所使用的译码单元以及具有这种译码单元的存贮单元。
按照常规的记录系统，记录在记录介质上的标记的中央部分代表数据值。相反，按照标记缘记录系统，记录在记录介质上的标记的边缘部分代表数据值。因此，每常规的记录系统相比，标记缘记录系统能够在高密度记录介质上记录信息。因而认为标记缘记录系统是适用于光盘例如光磁盘的记录系统。
例如，在“关于90mm盒式光盘的数据交换(Data Interchangeon 90mm Optical Disk Cartridges)”(ISO/IEC JTC1/SC23N705，1.23.06Draft 2 DEC.1994)中提出了按照标记缘记录系统在和从光盘上记录和复制信息的标准。在本说明书中将省略有关该推荐标准的详细说明而仅仅进行简短的介绍。按照这个推荐的标准，光盘逻辑轨道上的扇区按顺序从0计数，并且应用
图1A～1C中所示的扇区布局。
图1A示出了已预先格式化的扇区头标，图1B示出了由512字节构成用户字节时的扇区格式，图1C示出了由2048字节构成用户字节时的扇区格式。在图1A～1C中，SM代表指示扇区起始位置的扇区标记，VFO1，VFO2和VFO3分别代表VFO同步字段，AM代表具有不在扫描宽度限制(RLL)码中产生的叫做RLL(1，7)的位图案的地址标记，ID1和ID2分别代表识别(ID)字段，PA代表后同步码，PFH代表予先格式化的头标，G代表间隔，RF代表记录字段，S代表同步字段，DF代表数据字段，B代表缓冲字段并且每一字段下所示的数字指示字节数。
用于上述推荐标准的RLL(1，7)调制码不容易受噪声的影响，并且在从光盘复制信息时能够获取大的数据检测余量，为此，与常规系统相比，该推荐的标准有更多的优越性。
可是，当按照标记缘记录系统将数据记录在如光盘这样的记录介质上时，根据数据复制时限制电平的改变，被检测的上升边缘脉冲和下降边缘脉冲分别沿不同方向传送。因而，在设置限制电平时因边缘检测脉冲的不稳定而产生误差。
为了防止在设置限制电平中产生误差，可以在用于上升边缘侧和下降边缘侧的标记缘复制电路中提供独立的相位锁定(PLL)电路，并在判别以后在上升边缘侧和下降边缘侧合成输出。
但是，在具有两个独立的PLL的电路的PLL判别电路中存在这样的问题，即具有不稳定相位的两个时钟必须用正确的相位合成并且由故障等引起的PLL电路的时钟漂移也必须相应于这两个PLL电路进行校正。
本发明的总的目的是提供能消除上述缺陷的新颖并且有效的译码单元和存贮单元。
本发明的另一个更具体的目的是提供这样一种译码单元，即该译码单元对从记录介质复制并经相互独立同时以基本上相同的频率振荡的第一锁相环(PLL)装置和第二锁相环(PLL)装置所获得的数据进行译码，其中，该记录介质利用通过能生成有D.C成分的图案的予定调制码编码的数据进行转换所获得的脉冲宽度调制(PNM)数据进行记录，该译码单元包括用于顺序地存贮经第一PLL装置获得的PNM数据的正极性数据部分和经第二PLL装置获得的PNM数据的负极性数据部分的第一存贮装置，用于延迟正极性数据部分的第一延迟装置，用于延迟负极性数据部分的第二延迟装置，用于顺序地存贮经第一延迟装置获得的被延迟的正极性数据部分和经第二延迟装置获得的被延迟的负极性数据部分的第二存贮装置，用于与经第一PLL装置获得的第一同步地时钟控制第一存贮装置的读写定时和第一延迟装置的输入输出定时的控制装置，该控制装置还用于与经第二PLL装置获得的第二时钟同步地控制第二存贮装置的写入定时和第二延迟装置的输入定时以及与第一时钟同步地控制第二存贮装置的读出定时和第二延迟装置的输出定时和对从第一和第二存贮装置顺序地读出的数据进行译码操作的译码器。按照本发的译码单元，对相应于数据再现时能获得大的限制电平余量的PLL判别电路的两个PLL电路的数据准确地进行合成是可能的，而且，可以通过使用再同步字节的两个独立的PLL电路校正时钟飘移。因此，该译码单元能够提高数据再现的稳定性和可靠性。
本发明的再一个目的是提供包括从记录介质复制数据的再现装置的存贮单元，该记录介质利用通过能生成有D.C成份的图案的予定调制码编码形成的数据进行转换所获得的脉冲宽度调制(PNM)数据进行记录，该存贮单元还包括接收由再现装置再现的数据的第一锁相环(PLL)装置和第二锁相环(PLL)装置，该第一和第二PLL装置相互独立并基本上以相同频率振荡。以及对经第一和第二PLL装置获得的数据进行译码的译码单元。该译码单元包括用于顺序地存贮经第一PLL装置获得的PNM数据的正极性数据部分和经第二PLL装置获得的PNM数据的负极性部分的第一存贮装置，用于延迟正极性数据部分的第一延迟装置，用于延迟负极性数据部分的第二延迟装置，用于顺序地存贮经第一延迟装置获得的被延迟的正极性数据部分和经第二延迟装置获得的被延迟的负极性数据部分的第二存贮装置，用于与经第一PLL装置获得的第一时钟同步地控制第一存贮装置的读写定时和第一延迟装置的输入输出定时的控制装置，该控制装置还用于与经第二PLL装置获得的第二时钟同步控制第二存贮装置的写入定时和第二延迟装置的输入定时以及与第一时钟同步地控制第二存贮装置的读定时和第二延迟装置的输出定时，和对从第一和第二存贮装置顺序地读出的数据进行译码的译码器。按照本发明的存贮单元，对相应于数据再现时能获得大的限制电平余量的PLL判别电路的两个PLL电路数据准确地进行合成是可能的。而且，可以通过使用再同步字节的两个独立的PLL电路校正时钟漂移。因此，它能够提高数据再现的稳定性和可靠性。
在下文结合附图所作的详细说明中，本发明的其他目的和进一步的特点将更加明显。
图1A、1B和1C分别是用于说明推荐标准的扇区布局的示图。
图2是用于说明输入位到通道位的转换的示图。
图3是用于说明当扇区由512字节组成并且使用五路交错误差校正码时在数据字段内的记录顺序的示图。
图4是用于说明当扇区由2048字节组成并且使用20路交错误差校正码时在数据字段内的记录顺序的示图。
图5是表示PPM数据、PWM数据和记录在光盘上的标记的关系的示图。
图6是表示本发明存贮单元的实施例的一般结构的系统方框图。
图7是表示编码器/译码器的实施例的系统框图。
图8是图7中所示的编码器/译码器的更详细的局部系统框图。
图9的表示PDATA写入控制计数器和校正FIFO的PDATA的实施例的系统框图。
图10的表示PDATA读出控制计数器和校正FIFO的PDATA的实施例的系统框图。
图11是表示PDATA移位寄存器的实施例的系统框图。
图12是表示检测PDATA的VFO的检测器的实施例的系统框图。
图13是表示检测PDATA的RS的检测器的实施例的系统框图。
图14是表示NDATA写入控制计数器和校正FIFO的NDATA的实施例的系统框图。
图15是表示NDATA读出控制计数器和校正FIFO的NDATA的实施例的系统框图。
图16是表示NDATA移位寄存器的实施例的系统框图。
图17的表示检测NDATA的VFO的检测器的实施例的系统框图。
图18是表示检测NDATA的RS的检测器的实施例的系统框图。
图19是表示停机信号发生电路的实施例的系统框图。
图20的表示定时发生电路的实施例的系统框图。
图21是表示计算电路的实施例的系统框图。
图22是表示选择电路的实施例的系统框图。
图23是表示负载值变化电路的实施例的系统框图。
图24是表示PDATA合成部分的实施例的系统框图。
图25是表示NDATA合成部分的实施例的系统框图。
图26是表示读出信号合成部分的实施例的系统框图。
按照上述推荐标准，数据字段DF由用户可以自由写入数据的用户数据字节、用用于误差检测的CRC码写入的循环冗余码校验(CRC)字节、用用于错误校正的ECCs写入的错误校正码(ECC)字节和再同步(resynchroniging)(下文简单地记为resync)字节。当由于大的故障或类似情况在数据字节中引起时钟漂移时，通过执行再同步操作使所配备的该再同步字节能阻止上述错误在用户字节中扩散。再同步字节具有分别由总计为2字节的通道位组成的下面两种再同步图案RSA和RSB中的任何一种图案，其中根据最接近的在先和在后的数据图案使X和Y设置为“0”或“1”。这两种再同步图案RSA和RSB是不在RLL(1，7)调制码中产生的图案。
RSA 0X0 100 000 001 000 000100 00Y
RSB0X0 100 000 001 000 000 10100Y用于在光盘上的已格式化区域上记录所有数据的RLL(1，7)调制码被确定为如图2所示的码。图2展示了当输入位转换为通道位时，“not 00”代表“01”、“10”或“11”，“X”代表值“0”或“1”、RLL(1，7)调制编码从将被转换的字段的第一字节的第一位开始，在再同步区域之后，编码从再同步字节的最后的两个输入位重新开始。
按照在图3和图4中所示的顺序进行在数据字段DF中的记录，图3示出了由512字节组成的扇区以及ECC采用5路交错时的情况。图4示出了扇区由2048字节组成的以及ECC采用20路交叉时的情况。在图3和图4中，从左到右，从顶到底进行记录。此外，在图3和图4中的SB代表同步字节，D代表用户字节，RS代表再同步字节，C代表用于CRC的检验字节，E代表用于ECC的检验字节和Fm代表FF字节。
根据图3所示的情况，开始的104行包括0～4列的用户字节、4FF字节和CRC的4检验字节，随后的16行仅包括ECC的检验字节。另一方面，在图4所示的情况中，开始的103行包括0～19列的用户字节、8FF字节和用于CRC的4检验字节，随后的16行仅包括用于ECC的检验字节。
按照上述推荐标准，在再同步图案中“1”的总和可以从奇数变换为偶数或反过来从偶数变换为奇数，以减小在扇区数据字段中数据图案的D.C.电平波动。换句话说，选择两种再同步图案RSA和RSB中的能抑制D.C.电平波动到最小值的一种图案。
将被采用的再同步图案用以下方式来确定。首先，将用脉冲位置调制(PPM)数据表示的通道位转换为脉冲宽度调制(PWM)数据以简化处理。例如，如果PPM数据是“…0010100010010…”，则将该PPM数据转换为PWM数据“…0011000011100…”。然后，将PWM数据的逻辑值“0”看作“-1”，PWM数据的逻辑值“1”看作“+1”，并计算数据和值(DSV)。该DSV是PWM数据的逻辑值“1”的总数与PWM数据的逻辑值“0”的总数之差。图5示出了PPM数据、PWM数据和这种情况下在光盘上记录的标记之间的关系。在这种情况下，按DSVm＝(＋5－4＋8－5…)计算DSVm。如果在光盘上记录信息的时候该DSVm为最小值，则将数据图案的D.C.电平波动抑制到最小值是可能的。
再同步区域可划分为两部分(RS‖INV)，按照下列公式用PPM数据限定这两个已划分的部分。
RS＝0X010000000100000010INV＝000Y(INV1)或100Y(INV2)并且，可以用下列公式确定用户数据，此时，该扇区为1024字节，m＝1～N，N＝39，若扇区为512字节时，N＝30。
VFO‖SYNC‖B0‖RS1‖INV1(OR INV2)‖B1‖RS2‖…‖INV1(OR INV2)‖Bm‖RSm＋1‖…‖INV1(OR INV2)‖BN确定函数DSV(Z)以使作为PPM数据流的变量(Z)依据在变量(Z)中最邻近的在前数据的PNM数据的最后PWM状态变为PWM DSV总和。
而且，利用下述算法以m步骤来选择INV1和INV2。
P0＝DSV(VFO3‖SYNC‖B0‖RS1)
Pm＝Pm－1＋DSV(INV1‖Bm‖RSm＋1)或Pm＝Pm－1＋DSV(INV2‖Bm‖RSm＋1)选择INV1或INV2为最小值｜Pm｜PN＝PN－1＋DSV(INV1‖BN)或PN＝PN－1＋DSV(INV2‖BN)选择INV1或INV2为最小值｜Pm｜如果在扇区为1024字节时假定N＝39，在扇区为512字节时假定N＝30，则按照上述算法的过程要重复m＝1～N次。对再同步图案RSA和RSB来说，｜Pm｜变为相同值，此时，选择这两个再同步图案RSA和RSB中的第一个再同步图案RSA。
如上所述，在将RLL(1，7)调制码转换为PWM数据时，根据在两个数据块间的再同步字节的再同步图案中所包含的“1”的数量，在其后的数据块中的PWM数据的“1”部分和“0”部分可互换。从而，在上述推荐标准中可以有效地利用这个特性以减小扇区内数据字段中的数据图案的D.C.电平波动。
例如，在重复NRZ数据中的“596”图案的，即作为RLL(1，7)调制码中1T/6T图案的重复，图案“…0101000000101000000101000000101000000…”的情况下，通过变换在再同步字节部分的PNM数据就可以有效地抑制数据图案的D.C.电平波动。
图6示出了本发明存贮单元的实施例的一般结构。在该实施例中，将本发明用于光盘单元。图6所示的光盘单元通常包括如图所示进行连接的SCSi协汉控制器(SPC)1、数据缓冲器2、格式化装置(FMT)3、微处理器(MPu)4、ECC处理器(ECCP)5、编码器/译码器6、激光二极管(LD)控制器7、包括激光二极管(LD)8a和光电二极管(PD)8b的光学头8、驱动光盘10转动的主轴马达9、读出放大器12、VFO(PLL)电路13和14以及控制电路15。
通过SCSi接口将SPC1连接到如个＜计算机和工作站这样的主机单元(未示出)，并控制SCSi协议。SPC1将数据从主机单元传送到数据缓冲2并将数据从数据缓冲器2传送到主机单元。MPu4通过对来自SPC1的指令进行分析来指示数据传送，并通过控制电路15控制如光学头传动装置(未示出)和主轴马达传动装置(未示出)这样的各个光盘单元的传动装置，以使光学头8扫描光盘10上所要求的位置。并且，MPu4控制FMT3以传送存贮在数据缓冲器2中并将被记录在光盘10上的数据。ECCP5将ECC增加到将被记录在光盘10上的数据中。
编码器/计码器6对经ECCP5接收的数据编码，并控制经LD控制器7加在光学头8的激光二极管8a上的LD电流。编码过程包括两个编码阶段，首先将数据编为RLL(1，7)调制码，然后将RLL(1，7)调制码编为(或转换为)PWM数据。由激光二极管8a发射的激光来照射在光盘10上，从而在光盘10上记录了数据标记指示。
从另一方面来说，由光学头8的光电二极管8b接收的经光盘10的激光束被转换为电流，该电流被放大并在施加到VEO电路13和14之前，在读放大器12中被转换为二进制信号。编码器/译码器6对来自相互独立并基本上以相同频率振荡的VFO电路13和14的复制数据和时钟输出进行译码操作。从VFO电路13和14输出的数据分别是PWM数据的正极性数据部分和负极性数据部分，相应于正极性数据部分和负极性数据部分的时钟分别从VFO电路13和14输出。从而，分别从VFO电路13和14输出的正极性数据部分和负极性数据部分是异步的(或不同步的)。
按照本发明的存贮单元，其特征在于具有如图6所示的编码器/译码器6以及公知电路或类似电路可用于除编码器/译码器6之外的部分。例如，可以用半导体芯片MB86506来获得由SPC1、FMT3和ECCP5组成的部分，可以用半导体芯片68302来获得MPu4部分。
图7示出了编码器/译码器6的实施例。在图7中，半导体芯片20相当于半导体芯片MB86506，半导体芯片21相当于图6中示出的编码器/译码器6的译码器部分。该半导体芯片21表示按照本发明的译码单元的实施例。
为方便起见，假定在使在后面说明的图7和图8中，读出放大器部分12A包括读出放大器12和图6中示出的VFO电路13和14。
在图7中，半导体芯片21包括如图所示进行连接的P和N数据寄存器部分31、用于相位同步或数据校正的先进先出(FIFO)部分32、VFO和再同步图案(RS)检测部分33、P和N数据写入控制计数器部分34、P和N数据读出控制计数器部分35、识别(ID)读出信号发生电路36、窗口发生电路37、地址标记(AM)检测电路38、移位寄存器部分39、用于RLL(1，7)译码的FIFO部分40，移位寄存器部分41、同步字段(SYNC)检测电路42、RLL(1，7)译码器43、RS计数器44、RS检测电路45、串联——并联(S/D)转换电路46，时钟频率分配器47和控制信号发生电路48。
根据来自图6中所示的光学头8的再生信号，由该读出放大部分12A输出PWM数据的正极性数据段(下文称为数据段PDATA)、PWM数据的负极性段(下文称为数据段NDATA)、相对于数据段PDATA的时钟PCC、相对于数据段NDATA的时钟NCC和幅度检测信号RFENV。数据段PDATA和时钟PCC以及NCC被加在FIFO部分32。另一方面，时钟PCC和NCC也被加在P和N数据写入控制计数器部分34及P和N数据读控制计数器部分35。而且，数据段PDATA和NDATA以及时钟PCC和NCC也被加在移位寄存器部分39上。幅度检测信号REFNV被加在ID读出信号发生电路36上。
从该读出放大器部分12A也输出ID部分的读出信号IDRDGT、光磁盘(MO)部分的读出信号DFRDGT、ID脉冲IDPL和MD脉冲MOPL，并将这些信号加在控制信号发生电路48上。控制信号发生电路48根据从读出放大器部分12A接收的这些信号产生各种控制信号。控制信号发生电路48输出静噪启动信号MUTEEN、PLL增益控制信号PLLGAIN和相对于读出放大器部分12A的那些信号。控制信号发生电路48也产生FIFO启动信号并将该FIFO启动信号加在FIFO部分32上。
窗口发生电路37从半导体芯片20接收对应于AM和SYNC的指示窗口的信号AMSYNCWI。
图8更详细地示出了相应于图7中的单元31～35和39～41的部分。图8中，PDATA移位寄存器31-1和NDATA移位寄存器31-2对应于P和N移位寄存器部分31。PDATA校正FIFO32-1和NDATA校正FIFO32-2对应于FIFO部分32。用于检测数据段PDATA的VFO的VFO检测器33-1、用于检测数据段NDATA的VFO的VFO检测器33-2、用于检测数据段PDATA的RS的RS检测器33-3、用于检测数据段NDATA的RS的RS检测器33-4、停机信号发生电路33-5、定时发生电路33-6、计算电路33-7、选择电路33-8和加载值改变电路33-9对应于VFO和RS检测部分33。PDATA写入控制计数器34-1和NDATA写入控制计数器34-2对应于P和N写入控制计数器部分34。PDATA读出控制计数器35-1和NDATA读出控制计数器35-2对应于P和N读出控制计数器部分35。而且，由PDATA合成部分40-1、NDATA合成部分40-2和读出信号合成部分40-3组成的单元相对于由移位寄存器部分39、FIFO部分40和移位寄存器部分41组成的单元。
PDATA移位寄存器31-1顺序地进行对数据段PDATA的移位操作，然后将移位后的数据段PDATA加在VFO检测器33-1和RS检测器33-3上以检测数据段PDATA的VFO和RS。同样地，WDATA移位寄存器31-2顺序地进行对数据段NDATA的移位操作，并将移位后的数据段NDATA加在VFO检测器33-2和RS检测器33-4上以检测数据段NDATA的VFO和RS。来自VFO检测器33-1和33-2的VFO检测结果供给停机信号发生电路33-5，来自RS检测器33-3和33-4的RS检测结果供给定时发生电路33-6。根据VFO检测结果，停机信号发生电路33-5产生VFO窗口和响应于VFO检测而停止读出控制的停机信号。停机信号供给读出控制计数器35-1和35-2。定时发生电路33-6产生锁存RS的锁存信号、在校正NDATA读出控制计数器35-2时指示加载值产生定时的定时信号以及响应于RS检测而指示重新加载定时的定时信号。锁存信号供给计算电路33-7，定时信号供给加载值改变电路33-9。
计算电路33-7的利用相对于数据段PDATA的RS(下文称为P-RS)和数据段NDATA的RS(下文称为N-RS)的锁存信号，计算当产生N-RS定时超前于P-RS定时时的误差量以及当产生N-RS定时滞后于P-RS定时时的误差量。选择电路33-7对N-RS产生定时是否超前或滞后于P-RS的产生定时进行判断。如果判断为超前，就相对N-RS的产生定时超前的情况选择误差量；如果判断为滞后，就相对N-RS产生定时滞后的情况选择误差量。所选择的误差量供给负载值改变电路33-9。负载值改变电路33-9将N-RS产生定时相对于P-RS的产生定时的误差量加在NDATA读出控制计数器35-2的所计数的值上，并将NDATA读出控制计数器35-2的加载值变为所增加的结果。
PDATA写入控制计数器34-1时来自读出放大器部分12A的时钟PCC进行计数并将计数值提供给PDATA校正FIFO32-1和PDATA合成部分40-1。来自读出放大器部分12A的数据段PDATA供给PDATA校正FIFO32-1和PDATA合成部分40-1。另一方面，NDATA写入控制计数器34-2对来自读出放大器部分12A的时钟NCC进行计数并将计数值提供给NDATA校正FIFO32-2和NDATA合成部分40-2。来自读出放大器部分12A的数据段NDATA供给NDATA校正FIFO32-2和NDATA合成部分40-2。
PDATA读出控制计数器35-1对来自读出放大器部分12A的时钟PCC进行计数，并将计数值提供给PDATA校正FIFO32-1和PDATA合成部分40-1。另一方面，NDATA读出控制计数器35-2对来自读出放大部分12A的时钟NCC进行计数，并将计数值提供给NDATA校正FIFO32-2和加载值改变电路33-9。
PDATA合成部分40-1包括用于延迟数据段PDATA的移位寄存器和用于合成数据段PDATA的PDATA合成FIFO。NDATA合成部分40-2包括用于延迟数据段NDATA的移位寄存器和用于合成数据段NDATA的NDATA合成FIFO。读出信号合成部分40-3合成从PDATA和NDATA合成部分40-1和40-2的PDATA和NDATA合合FIFO读出的信号，并将合成的数据提供给如图7中所示的译码器43。
下面，参照图9——26更详细地说明图8中的各部分。图9-13示出了相对于数据段PDATA所配备的电路部分，图14-18示出了相对于数据段NDATA所配备的电路部分。图19示出了停机信号发生电路33-5，图20示出了定时发生电路33-6。图21示出了计算电路33-7，图22示出选择电路33-8。图23示出了加载值改变电路33-9，图24示出了PDATA合成部分40-1。图25示出了NDATA合成部分40-2，图26示出了读出信号合成部分40-3。
图9是PDATA写入控制计数器34-1和PDATA校正FIFO32-1的实施例。在图9中，PDATA写入控制计数器34-1包括如图所示进行连接的D-型触发器341和342。OR电路、计数器344、反相器345和译码器346。另一方面，PDATA校正FIFO32-1的一部分包括如图中所示进行连接的AND电路321-1至321-8和D-型触发器322-1至322-8。
触发器341具有用以提供锁定NCC的时钟输入端CK、用以提供5V固定电源电压的数据输入端D、用以提供用其高电平指示读出启动的读出启动信号的清除端CL。触发器342具有用以提供时钟PCC的时钟输入端CK、用以提供5V固定电源电压的数据输入端D和用以提供触发器341的Q-输出的清除端CL。下文中将作为启动信号P-FIFO-EN进行说明的触发器341的Q-输出供给在图10和20中所示的电路。而且，下文中将作为启动信号N-FIFO-EN进行说明的触发器342的Q-输出供给在图14和15中所示的电路。OR电路343和计数器344的启动端EN。
OR电路343经反相器345接收计数器344的进位输出CO，并且将其输出加在计数器344的负载端LD。时钟PCC加在计数器344的时钟输入端CK。包括计数器344的进位输入端C1的加载值输入端都接在5V电源电压或地端。译码器346将计数器344的3位输出转换为8位，然后，将译码器346的输出位-WRITE-OK-FF1-PPC至-WRITE-OK-FF8-PCC提供给图24中所示的电路和相应的AND电路321-1至321-8。AND电路321-1至321-8将时钟PCC分别与相应的译码器346的输出位-WRITE-OK-FF1-PPC至-WRITE-OK-FF8-PCC相加，并将所加结果提供给相应的触发器322-1至322-8的时钟输入端。将数据段PDATA提供给触发器322-1至322-8的数据输入端D，然后将触发器322-1至322-8的QB-输出位-FF1-PDATA至-FF8-PDATA提供给图10所示的电路。
图10是PDATA读出控制计数器35-1和PDATA校正FIFO32-1的实施例。在图10中的PDATA读出控制计数器35-1包括如图所示进行连接的AND电路351、OR电路352、计数器353、反相器354和译码器355。另一方面，PDATA校正FIFO32-1的一部分包括如图所示进行连接的AND电路323-1至323-8和OR电路324。
AND电路351接收来自图9所示电路的启动信号P-FIFO-EN和来自下文将介绍的图19所示电路的停机信号-PDATA-READ-CNT-STOP-VFO。该AND电路351的输出提供给计数器353的启动端EN。OR电路352接收启动信号P-FIFO-EN和计数器353的进位输出CO，然后将OR电路352的输出提供给计数器353的负载端LD。时钟PCC供给计数器353的时钟输入端CK。包括计数器353的进位输入端C1在内的加载值输入端连接在5V电源或地，译码器355将计数器353的3位输出转换为8位，然后，将译码器355的输出位-READ-OK-FF1-PCC至-READ-OK-FF8-PCC提供给相应的AND电路323-1至323-8。AND电路323-1至323-8将译码器346的相应输出位-READ-OK-FF1-PCC至-READ-OK-FF8-PCC分别与在图9所示电路中的相应的触发器322-1至322-8的QB-输出位-FF1-PDATA至-FF8-PDATA相加，并将所加的结果提供给OR电路324。OR电路324的输出READ-FF-PDATA-BY-PCC供给下文将介绍的图11所示的电路。
图11是PDATA移位寄存器31-1的实施例。图11中的PDATA移位寄存器31-1包括如图所示进行连接的D-型触发器311-0至311-17。时钟PCC输入到触发器311-0至311-17的输入端CK。在图10中所示的PDATA校正FIFO32-1的OR电路324的输出READ-FF-PDATA-BY-PCC输入到在第一级中的触发器311-0的数据输入端D。触发器311-0至311-16的Q-输出分别输入在紧随其后的级中的触发器的数据输入端D。触发器311-0至311-17的Q-输出PDATA-FROM-FF(00)至PDATA-FROM-FF(17)提供给下文将介绍的在图12和13中示出的电路。
图12是检测数据段PDATA的VFO的VFO检测器33-1的实施例。在图12中的VFO检测器33-1包括异一或逻辑电路331-1和AND电路331-2。在图11中示出的触发器311-0至311-10的输出PDATA-FROM-FF(00)至PDATA-FROM-FF(10)和数据段PDATA的VFO比较位图案RAW-VFO-PTN-PDATA(00-10)被输入到异一或逻辑电路331-1。VFO比较位图案RAW-VFO-PTN-PDATA(00-10)为“100001000100”。异或逻辑OR电路331-1的输出与从下文将介绍的图19所示的电路中接收的并用于检测VFO的窗输出VFO-WINDOW一起提供给AND电路331-2。AND电路331-2的输出PDATA-VFO-PULSE提供给图19所示的电路。
图13是检测数据段PDATA的RS的RS检测器33-3的实施例。图13中的RS检测器33-3包括异或逻辑电路333-1和333-2、AND电路333-3和333-4以及OR电路333-5。在图11中示出的触发器311-0至311-17的输出PDATA-FROM-FF(00)至PDATA-FROM-FF(17)和数据段PDATA的一个RS比较位图案RAW-RESYNC-PIN1-PDATA(00-17)被输入到异或逻辑电路333-1。该RS比较位图案RAW-RESYNC-PTN1-PDATA(00-17)为“010000000000000010”异或逻辑电路333-1的输出被输入到AND电路333-3。另一方面，在图11中示出的触发器311-0至311-17的输出PDATA-FROM-FF(00)至PDATA-FROM-FF(17)和另一个RS比较位图案RAW-RESYNC-PTN2-PDATA(00-17)被输入到异或逻辑电路333-2。该另一个RS比较位图案RAW-RESYNC-PTN2-PDATA(00-17)为“000000001000000000”。异或逻辑电路333-2的输出被输入到AND电路333-4。AND电路333-3的输出P-RESYNC-DETECT-PATTERN1-PULSE和ADN电路333-4的输出P-RESYNC-DETECT-PATTERN2-PULSE被输入到OR电路333-5。OR电路333-5的输出-P-RESYNC-DETECT-RATTERN-PULSE提供给下文将介绍的在图20中示出的电路。
图14是NDATA写入控制计数器34-2和NDATA校正FIFO32-2的实施例。图14中的NDATA写入控制计数器34-2包括如图所示进行连接的OR电路340、计数器347、反相器348和译码器349。另一方面，NDATA校正FIFO32-2的部分包括如图所示进行连接的AND电路325-1至325-8和D型触发器326-1至326-8。
OR电路340接收来自图9所示的触发器341的启动信号N-FIFO-EN和经反相器348的计数器347的进位输出CO，然后将输出提供给计数器347的负载端LD。时钟NCC提供给计数器347的时钟输入端CK。包括计数器347的进位输入端C1的加载值输入端被连接到5V电源或地。译码器349将计数器347的3位输出转换为8位，然后将译码器349的输出位-WRITE-OK-FF1-NCC至-WRITE-OK-FF8-NCC提供给图25中示出的电路和相应的AND电路325-1至325-8。AND电路325-1至325-8分别将时钟NCC和译码器349相应的输出位-WRITE-OK-FF1-NCC至-WRITE-OK-FF8-NCC相加，并将所加结果提供给相应的触发器326-1至326-8的时钟输入端。数据段NDATA被提供给触发器326-1至326-8的数据输入端D，触发器326-1至326-8的QB输出位-FF1-NDATA至-FF8-NDATA被提供给图15中示出的电路。
图15的NDATA读出控制计数器35-2和NDATA校正FIFO32-2的实施例。图15中的NDATA控制计数器35-2包括如图所示进行连接的AND电路350、OR电路356、计数器357、反相器358和译码器359。另一方面，NDATA校正FIFO32-2的部分包括如图所示进行连接的AND电路327-1至327-8和OR电路328。
AND电路350接收来自图9中所示电路的启动信号W-FIFO-EN和来自下文将介绍的图19中所示电路的停机信号-NDATA-READ-CNT-STOP-VFO。AND电路350的输出提供给计数器357的启动端EN。OR电路356接收启动信号N-FIFO-EN、来自下文将介绍的图20中所示电路的输出-RD-CNTL-CNT-RELOAD-PLS和径反相器358的计数器357的进位输出CO。OR电路356的输出提供给计数器357的负载端LD。时钟PCC提供给计数器357的时钟输入端CK。包括计数器357的进位输入端C1在内的两个负载值输入端被连接到5V电源，而其它负载输入端接收来自下文将介绍的图23中所示电路的输出RD-CNTLCNT-LD-VALUE-N-0至RD-CNTLCNT-LD-VALUE-N-3。译码器359将来自计数器357的3位RD-CNT-BIT0-NCC至RD-CNT-BIT3-NCC输出转换为8位，并且，将译码器359的输出位-READ-OK-FF1-NCC至-READ-OK-FF8-NCC提供给相应的AND电路327-1至327-8。来自计数器357的3位RD-CNT-BIT0-NCC至RD-CNT-BIT3-NCC输出也被提供给下文将介绍的图23所示的电路。AND电路327-1至327-8分别将译码器359的相应输出位-READ-OK-FF1-NCC至-READ-OK-FF8-NCC与在图14所示电路中的相应触发器326-1至326-8的QB输出位-FF1-NDATA至-FF8-NDATA相加。OR电路328的输出READ-FF-NDATA-BY-PCC被提供给下文将介绍的图16中所示的电路。
图16的NDATA移位寄存器31-2的实施例。图16中的NDATA移位寄存器31-2包括如图所示进行连接的D型触发器312-0至312-17。时钟PCC被输入到触发器312-0至312-17的输入端CK。图15中示出的NDATA校正FIFO32-2的OR电路32-8的输出READ-FF-NDATA-BY-PCC被输入到在第一级中的触发器的数据输入端D。触发器312-0至312-16的Q输出分别被输入到在紧随其后的级中的触发器的输入端D。触发器312-0至312-17的Q输出NDATA-FROM-FF(00)至NDATA-FROM-FF(17)提供给下文将介绍的图17和18中所示的电路。
图17是检测数据段NDATA的VFO的VFO检测器33-2的实施例。图17中的VFO检测器33-2包括异或(EOR)逻辑电路332-1和AND电路332-2。图16中所示的触发器312-0至312-10的输出NDATA-FROM-FF(00)至NDATA-FROM-FF(10)和数据段NDATA的VFO的比较位图案RAW-VFO-PTN-NDATA(00-10)被输入到异或逻辑电路332-1。VFO比较位图案RAW-VFO-PTN-NDATA(00-10)为“00100010001”。异或逻辑电路322-1的输出与用于检测VFO并接收来自下文将介绍的图19所示的电路的窗输出VFO-WINDOW一起被提供给AND电路。AND电路332-2的输出NDATA-VFO-PULSE提供给图19中所示的电路。
图18是检测数据段NDATA的RS的RS检测电路33-4的实施例。图18中的RS检测器33-4包括异或逻辑电路334-1和334-2、AND电路334-3和334-4以及OR电路334-5。图16中所示的触发器312-0至312-17的输出NDATA-FROM-FF(00)至NDATA-FROM-FF(17)和数据段NDATA的一个RS比较位图案RAW-RESYNC-PTN1-NDATA(00-17)被输入到异或逻辑电路334-1。该RS比较位图案RAW-RESYNC-PTN1-NDATA(00-17)为“000000001000000000”。将异或逻辑电路334-1的输出输入到AND电路334-3。另一方面，图16中所示的触发器312-0至312-17的输出NDATA-FROM-FF(00)至NDATA-FROM-FF(17)和另一个RS比较位图案RAW-RESYNC-PTN2-NDATA(00-17)被输入到异或逻辑电路334-2。该另一个RS比较位模式RAW-RESYNC-PTN2-NDATA(00-17)为“010000000000000010”。异或逻辑电路3334-2的输出被输入到AND电路334-4。AND电路334-3的输出N-RESYNC-DETECT-PATTERN1-PULSE和AND电路334-4的输出N-RESYNC-DEFECT-PATTERN2-PULSE被输入到OR电路334-5。OR电路334-5的输出-N-RESYNC-DETECT-PATTERN-PULSE提供给下文将介绍的在图20中示出的电路。
图19是停机信号发生电路33-5的实施例。图19中的停机信号发生电路33-5包括如图所示进行连接的D型触发器335-1、335-2、335-7和335-8，AND电路335-3至335-5和335-10，OR电路335-6以及JK触发器335-9。
时钟PCC输入到触发器335-1和335-2的时钟输入端CK。来自图17中所示电路的输出NDATA-VFO-PULSE输入到触发器335-1的数据输入端D和AND电路335-3与335-5。来自图12所示电路的输出PDATA-VFO-PULSE输入到触发器335-2的数据输入端D和AND电路335-3及335-4。触发器335-1的Q输出输入到AND电路335-4，触发器335-2的Q输出输入到AND电路335-5。因而当同步产生输出NDATA-VFO-PULSE和PDATA-VFO-PULSE时，AND电路335-3输出断言的脉冲。在输出PDATA-VFO-PULSE之前，产生输出NDATA-VFO-PULSE的一个时钟时，AND电路335-4输出一个断言的脉冲。此外，在输出NDATA-VFO-PULSE之前，当产生输出PDATA-VFO-PULSE的一个时钟时，AND电路输出一个断言的脉冲。
AND电路335-3的输出输入到OR电路335-6。AND电路335-4的输出输入到OR电路335-6和触发器335-7的数据输入端D。AND电路335-5的输出输入到OR电路335-6和触发器335-8的数据输入端D。因此，从触发器335-7输出使NDATA读出控制计数器35-2停机的停机信号-NDATA-READ-CNT-STOP-VFO并提供给图15中所示的电路。另一方面，从触发器335-8输出使PDATA读出控制计数器35-1停机的停机信号-PDATA-READ-CNT-STOP-VFO并提供给图10中所示的电路。
响应于VFO-PULSE检测，OR电路335-6的输出对VFO窗进行求“非”操作。OR电路335-6的该输出输入到触发器335-9的输入端J。时钟PCC输入到触发器335-9的时钟输入端CK，触发器335-9的输入端K接地。例如，来自图6所示的MPU4的窗口产生指令信号输入到触发器335-9的清除端CL和AND电路335-10。触发器335-9的Q输出也输入到AND电路335-10。结果，从AND电路335-10输出用于VFO检测的指示窗口的窗口输出-VFO-WINDOW-，并提供给PDATA和NDATA读出控制计数器25-1和35-2。
图20是定时发生电路33-6的实施例。图20中的定时发生电路33-6包括如图所示进行连接的AND电路336-1至336-3、336-8至336-11，JK触发器336-4至336-6，D型触发器336-9至336-10以及反相器336-12。
窗口信号-P-RESYNC-WINDOW和来自图13所示电路的输出-P-RESYNC-DETECT-PATTERN-PULSE输入到AND电路335-1。输出-P-RESYNC-DETECT-PATTERN-PULSE相当于从数据段PDATA检测所获得的再同步脉冲RS，窗口信号-P-RESYNC-WIDOW对用于检测数据段PDATA的RS的窗口进行指示。另一方面，窗口信号-N-RESYNC-WINDOW和来自图18所示电路的输出-N-RESYNC-DETECT-PATTERN-PULSE输入到AND电路335-2。输出-N-RESYNC-DETECT-PATTERN-PULSE相当于从数据段NDATA检测得到的再同步脉冲RS，而窗口信号-N-RESYNC-WINDOW对用于检测数据段NDATA的RS的窗口进行指示。AND电路336-1的输出P-RESYNC-DETECT-OK和AND电路336-2的输出N-RESYNC-DETECT-OK输入到AND电路336-3和下文将介绍的图22中示出的电路。AND电路336-1的输出P-RESYNC-DETECT-OK也输入到触发器336-4的输入端J，AND电路336-2的输出N-RESYNC-DETECT-OK也输入到触发器336-6的输入端J。AND电路336-3的输出输入到触发器336-5的输入端J。
时钟PCC输入到触发器336-4至336-6的时钟输入端CK。触发器336-4至336-6的输入端K接地，OR电路336-7的输出输入到触发器336-4至336-6的清除端CL。信号RESYNC-FOUND-CLRPLS和来自图9所示电路的启动信号P-FIFO-EN输入到OR电路336-7。从而OR电路336-7输出清除OR锁存的清除脉冲。
触发器336-4的Q输出作为RS检测锁存信号P-RESYNC-FOUND，提供给下文将介绍的图21所示的电路，触发器336-4的QB输出作为信号-P-RESYNC-FOUND提供给图21所示的电路。触发器336-5的QB输出作为反在数据段PDATA的RS和数据段NDATA的RS同步生成时才有起作用的信号-JUST-RESYNC-OK提供给将在下文中介绍的图21和22中的电路。触发器336-6的Q输出作为RS检测锁存信号N-RESYNC-FOUND提供给将在下文中介绍的图21所示的电路，触发器336-6的QB输出作为信号-N-RESYNC-FOUND提供给图21所示的电路。
触发器336-4和336-6的输出P-RESYNC-FOUND和N-RESYNC-FOUND输入到AND电路336-8，而AND电路336-8输出当数据段PDATA的RS与数据段NDATA的RS同时被检测时起作用的信号。AND电路336-8的该输出信号输入到触发器336-9的数据输入端D。触发器336-9的Q输出输入到触发器336-10的数据输入端D和AND电路336-11。时钟PCC输入到触发器336-9和336-10的时钟输入端CK。触发器336-10的QB输出输入到AND电路336-11。因而，由AND电路336-11输出当对应于NDATA读出控制计数器35-2重新加载时对负载值起作用的信号RD-CNTL-CNT-RELOAD-LOAD-VALUE-EN，并提供给将在下文中介绍的如图23所示的电路。另一方面，AND电路336-11的输出信号RD-CNTL-CNT-RELOAD-LOAD-VALUE-EN在反相器336-12中反相。结果，由反相器336-12输出对应于NDATA读出控制计数器35-2的重新加载的脉冲信号-RD-CNTL-CNT-RELOAD-PLS，并提供给图15中所示的电路。
图21是计算电路33-7的实施例。图21中的计算电路33-7包括如图所示进行连接的D型能发器337-1，计数器337-2和337-3以及反相器337-4至337-6。
时钟PCC输入到触发器337-1的时钟输入端CK和计数器337-2及337-3。来自图13所示电路的信号N-RESYNC-FOUND输入到能发器337-1的数据输入端D，信号-P-RESYNC-FOUND和-JUST-RESYNC-OK分别输入到计数器337-2的启动端EN和清除端CL。触发器337-1的Q输出输入到计数器337-2。另一方面，来自图13所示电路的信号P-RESYNC-FOUND输入到计数器337-3，信号-N-RESYNC-FOUND和-JUST-RESYNC-OK分别输入到计数器337-3的启动端EN和清除CL。计数器337-2和337-3的进位输入端接到5V电源，计数器337-2和337-3的其它加载值输入端接地。
因此，当在数据段PDATA的RS之前检测数据段NDATA的RS时，计数器337-2测量误差量，而当在数据段PDATA的RS之后检测数据NDATA的RS时，由计数器337-3测量误差量。计数器337-2的输出输入反相器337-4至337-6，反相器337-4至337-6的输出-N-RESYNC-FAST-CNT(0)至-N-RESYNC-FAST-CNT(2)提供给下文将介绍的图22中所示的电路。另一方面，计数器337-3的输出-N-RESYNC-LATE-CNT(0)至-N-RESYNC-LATE-CNT(2)提供给图22所示的电路。
图22是选择电路33-8的实施例。图22中的选择电路33-8包括如图所示进行连接的OR电路338-1、338-2和338-11至338-13，JK触发器338-3至338-4以及AND电路338-5至338-10。
来自图20所示电路的信号-JUST-RESYNC-OK，信号-RESYNC-FOUND-CLRPLS和触发器338-4的QB输出输入到OR电路338-1，然后，该OR电路338-1的输出输入到触发器338-3的清除端CL。另一方面，来自图20所示电路的信号-JUST-RESYNC-OK，信号-RESYNC-FOUND-CLRPLS和触发器338-3的QB输出输入到OR电路338-2，而该OR电路338-2的输出输入到触发器338-4的清除端CL。时钟PCC输入触发器338-3的时钟输入端CK。来自图20所示电路的信号N-RESYNC-DETECT-OK输入到触发器338-3的输入端J，而该触发器338-3的输入端K接地。时钟PCC输入到触发器338-4的时钟输入端CK。来自图20所示电路的信号P-RESYNC-DETECT-OK输入到触发器338-4的输入端J，而该触发器338-4的输入端K接地。
触发器338-3的Q输出输入到AND电路338-5、338-7和338-9，触发器338-4的Q输出输入到AND电路338-6、338-8和338-10。来自图21所示电路的信号-N-RESYNC-FAST-CNA(0)、-N-RESYNC-LATE-CNT(0)、-N-RESYNC-FAST-CNT(1)、-N-RESYNC-LATE-CNT(1)、-N-RESYNC-FACT-CNT(2)和-N-RESYNC-LATE-CNT(2)分别输入到AND电路338-5至338-10。AND电路338-5和338-6的输出输入到OR电路338-11，AND电路338-7和338-8的输出输入到OR电路338-12以及AND电路338-9和338-10的输出输入到OR电路338-13。因此，由OR电路338-11至338-13输出当检测数揣段NDATA的RS时超前或滞后于数据段PDATA的RS的时候指示误差量的信号SELECT-VALUE-TO-ADD(0)至SELECT-VALUE-TO-ADD(2)，并提供给下文将介绍的图23所示的电路。
图23是负载值改变电路33-9的实施例。图23中的负载值改变电路33-9包括如图所示进行连接的加法器339-1和AND电路339-2至339-4。
来自图15所示电路的信号RD-CNT-BITO-NCC至RD-CNT-BITZ-NCC和来自图22所示电路的信号SELECT-VALUE-TO-ADD(0)至SELECT-VALNE-TO-ADD(2)输入到加法器339-1。加法器339-1的输出位输入到相应的AND电路339-2至339-4。来自图20所示电路的信号RD-CNTL-RELOAD-LOAD-VALUE-EN也输入到AND电路339-2至339-4。由AND电路339-2至339-4分别输出信号RD-CNTLCNT-LD-VALUE-N-2至RD-CNTLCNT-LD-VALUE-N-0，并提供给图15所示的电路。
因而，将NDATA读出控制计数器35-2的当前计数值与在数据段NDATA中的RS检测和在数据段PDATA中RS的检测间的误差量相加，并将所加结果用作NDATA读出控制计数器35-2的加载值。如果对数据段NDATA的RS的检测超前于对数据段PDATA的RS检测，则NDATA读出控制计数器35-2的当前计数值与误差量的负向值相加。结果，为校正误差量而产生的数据RD-CNTLCNT-LD-VALUE-N-0至RD-CNTLCNT-LD-VALUE-N-2作为加载值加载在NDATA读出控制计数器35-2上。
图24是PDATA合成部分40-1的实施例。图24中的PDATA合成部分40-1包括如图所示进行连接的D型触发器401-1至401-14，AND电路402-1至402-8，D型触发器403-1至403-8，AND电路404-1至404-8以及OR电路405。
时钟PCC输入到触发器401-1至401-14的时钟输入端CK。输入到在第一级中所提供的触发器401-1的数据输入端D的数据段PDATA在触发器401-1至401-14中顺次被移位。在第一级中所提供的触发器401-14的Q输出输入到触发器403-1至403-8的数据输入端D。时钟PCC和来自图9所示电路的相应信号-WRITE-OK-FF1-PCC至-WRITE-OK-FF8-PCC输入到NAD电路402-1至402-8。AND电路402-1至402-8的输出输入到相应触发器403-1至403-8的时钟输入端CK。
触发器403-1至403-8的QB输出作为信号-FF1-PDATA-TRUE至-FF8-PDATA-TRUE输入到AND电路404-1至404-8。此外，来自图10所示电路的相应信号-READ-OK-FF1-PCC至-READ-OK-FF8-PCC也输入到AND电路404-1至404-8。AND电路404-1至404-8的输出输入到OR电路405，而OR电路405的输出READ-PDATA-TRUE-FIFO提供给下文将介绍的图26所示的电路。
因此，经过VFO和RS图案的检测正确地校正PDATA读出控制计数器35-1。为此，通过延迟在PDATA合成FIFO内进入的数据，就可以从PDATA合成部分40-1的PDATA合成FIFO中正确读出VFO和RS图案。
图25是NDATA合成部分40-2的实施例。图25中的NDATA合成部分40-2包括如图所示进行连接的D型触发器411-1至411-14，AND电路412-1至412-8，D型触发器413-1至413-8，AND电路414-1至414-8以及OR电路415。
时钟NCC输入到触发器411-1至411-14的时钟输入端CK。输入到配备在第一级中的触发器411-1的数据输入端D的数据段NDATA在触发器411-1至411-14中被顺次移位。配备在第一级中的触发器411-14的Q输出输入到触发器413-1至413-8的数据输入端D。时钟NCC和来自图14所示电路的相应信号-WRITE-OK-FF1-NCC至-WRITE-OK-FF8-NCC输入到AND电路412-1至412-8。AND电路412-1至412-8的输出输入到相应的触发器413-1至413-8的时钟输入端CK。
触发器413-1至413-8的QB输出作为信号-FF1-NDATA-TRUE至-FF8-NDATA-TRUE输入到AND电路414-1至414-8。此外，来自图15所示电路的相应信号-READ-OK-FF1-NCC至-READ-OK-FF8-NCC也输入到AND电路414-1至414-8。AND电路414-1至414-8的输出输入到OR电路415，而OR电路415的输出提供给将在下文介绍的图26所示的电路。
因此，通过VFO和RS图案的检测，能够正确地校正NDATA读出控制计数器35-2。由此，通过在NDATA合成FIFO中延迟数据进入，就可以从NDATA合成部分40-2的NDATA合成FIFO中正确地读出VFO和RS图案。
图26是读出信号合成部分40-3的实施例。图26中的读出信号合成部分40-3包括如图所示进行连接的OR电路421和触发器422。来自图24中所示电路的信号READ-PDATA-TRUE-FIFO和来自图25中所示电路的信号READ-NDATA-TRUE-FIFO输入到OR电路421，而OR电路421的输出输入到触发器422的数据输入端D。因此，由触发器422输出合成后的RLL(1，7)调制码的数据1/7RDDT。该数据1/7RDUT提供给图7中所示的译码器43并被触码。
现在重新回到有关图7的介绍中。根据来自读出放大器部分12A的幅度检测信号REFNV，ID读信号发生电路36产生ID读信号，并且，该ID读信号提供给窗口发生电路37。窗口发生电路37也接收半导体芯片20所提供的信号AMSYNCWT，并相对于AM和SYNC对窗口进行指示。窗口发生电路37产生窗口信号，该窗口信号要求在AM检测电路38中进行AM检测以及在SYNC检测电路42中进行SYNC检测。窗口发生电路37将窗口信号提供给AM检测电路38并通过AM检测电路38提供给SYNC检测电路42。来自移位寄存器部分41的数据和时钟提供给AM检测电路38。AM检测电路38对提供的数据进行AM检测，并通过SYNC检测电路42将AM检测结果提供给S/P转换电路46。另一方面，来自移位寄存器部分41的数据和时钟也提供给SYNC检测电路42。SYNC检测电路42对DATA进行SYNC检测，并将SYNC检测结果提供给S/P转换电路46，译码器43和RS计数器44。分频器47对来自SYNC检测电路42的时钟分频，并将分频的时钟与分频前的时钟一起提供给译码器43。
根据来自SYNC检测电路42的时钟和检测结果，RS计数器44对RS计数，并将计数值提供给RS检测电路45。RS检测电路45检测RS并将RS检测结果提供给S/P转换电路46。
因此，译码器43以时钟为基础使来自移位寄存器41的数据1/7RDDT进行RLL(1，7)译码，然后将译码数据提供给S/P转换电路46。按照从SYNC检测电路42和RS检测电路45接收的检测结果，S/P转换电路46将已译码串联数据转换为并列数据，然后将并列数据提供给半导体芯片20。换句话说，由于存在几乎在相同频率下振荡的两个相互独立的PLL电路(VFO电路13和14)，如果PLL电路发生时钟飘移，则在FIFO部分中合成的相位飘移并出现相位误差。但是，在本实施例中，来自RS这种相位误差被检测，而且FIFO部分、译码器32以及S/P转换电路46的合成相位被再同步。
进一步来说，本发明并不限于这些实施例，在不超出本发明的范围内，可以进行各种变型和改进。
权利要求
1.一种译码单元，该译码单元对从记录介质(10)再现并通过相互独立同时以基本上相同的频率振荡的第一锁相环(PLL)装置(13)和第二锁相环(PLL)装置(14)所获得的数据进行译码操作所说的记录介质用脉冲宽度调制(PWM)数据进行记录，该脉冲宽度调制(PWM)数据是通过转换能生成有D.C.成份的图案的予定调制码编码形成的数据而获得的，其特征在于所说的译码单元包括第一存贮装置(32、39)，该第一存贮装置(32、39)用于顺序地存贮通过第一PLL装置所获得的PWM数据的正极性数据部分和通过第二PLL装置所获得的PWM数据的负极性数据部分；用于延迟正极性数据部分的第一延迟装置(40-1)；用于延迟负极性数据部分的第二延迟装置(40-2)；第二存贮装置(41)，该第二存贮装置(41)用于顺序地存贮通过所说的第一延迟装置获得的被延迟的正极性数据部分和通过所说的第二延迟装置获得的被延迟的负极性数据部分；控制装置(48)，该控制装置(48)用于控制所说的第一存贮装置的读写定时和所说的第一延迟装置的输入输出定时使其与经第一PLL装置获得的第一时钟同步，并用于控制所说的第二存贮装置的读出定时和所说的第二延迟装置的输入定时使其与经第二PLL装置获得的第二时钟同步，所说的控制装置控制所说的第二存贮装置的读出定时和所说的第二延迟装置的输出定时使其与所说的第一时钟同步；和译码器(43)，该译码器对从所说的第一和第二存贮装置顺序地读出的数据进行译码操作。
2.根据权利要求1所述的译码单元，其特征在于在所说的第一存贮装置(32、39)和所说的第二存贮装置(41)中至少有一个包括先进先出(FIFO)(32)。
3.根据权利要求1所述的译码单元，其特征在于所说的第一延迟装置(40-1)和所说的第二延迟装置(40-2)中至少有一个包括移位寄存器。
4.根据权利要求1-3中任何一个所述的译码单元，其特征在于所说的第一存贮装置(32、39)的读写操作、所说的第一延迟装置(40-1)的输入输出操作、所说的第二存贮装置(41)的读出操作和所说的第二延迟装置(40-2)的输出操作响应于第一启动信号而启动；所说的第二存贮装置(41)的写入操作和所说的第二延迟装置(40-2)的输入操作响应于第二启动信号而启动；和所说的第一启动信号要求先于所说的第二启动信号。
5.根据权利要求4所述的译码单元，其特征在于由所说的第一和第二启动信号产生的时间差至少短于所说的第一和第二启动信号中之一的一个周期。
6.根据权利要求1-5中任何一个所述的译码单元，其中当通过将编码数据转换为PWM数据而在记录介质(10)上记录PWM数据时，在包括数据字段的记录字段中插入VFO同步字段，以使第一和第二PLL装置(13，14)同步。其特征在于在所说的译码单元中还包括用于产生第一检测信号的第一检测装置(33-1)，该第一检测信号通过从正极性数据部分检测VFO同步字段而产生；用于产生第二检测信号的第二检测装置(33-2)，该第二检测信号通过从负极性数据部分检测VFO同步字段而产生；和停机装置(33-5)，该停机装置用于在以所说的第一和第二检测信号的发生定时上的误差为基础的时间期间内使所说的第一和第二存贮装置(32、39、41)中之一的读出操作停机。
7.根据权利要求1-6中任何一个所述的译码单元，其中当通过将编码数据转换为PWM数据从而在记录介质(10)上记录PWM数据时，如果在数据字段内发生时钟飘移时，在数据字段内的两数据块间提供再同步图形，并将再同步字节插入其中以达到同步的目的。其特征在于所说的译码单元还包括第一比较装置(33-3)，该第一比较装置用于通过比较从所说的第一存贮装置(32、39)顺序读出的数据产生第一检测信号和再同步图案；和第二比较装置(33-4)，该第二比较装置用于通过比较从所说的第二存贮装置(41)顺序读出的数据，产生第二检测信号和再同步图案。
8.根据权利要求7所述的译码单元，其特征在于所说的第一和第二比较装置(33-3、33-4)根据通过计数第一时钟产生的检测窗口时再同步图形进行检测。
9.根据权利要求7或8所述的译码单元，其特征在于所说的译码单元还包括重新加载装量(33-6)，该重新加载装置用于当在所说的第一和第二检测信号的定时之间检测出误差时，对所说的第二存贮装置(41)的读数的计数值进行重新加载操作。
10.根据权利要求1-9中任何一个所述的译码单元，其特征在于所说的译码单元还包括用于将所说的第一和第二延迟装置的输出的逻辑和作为已调制的数据提供给所说的译码器(43)的装置(40-3)。
11.根据权利要求1-10中任何一个所述的译码单元，其特征在于所说的予定调制码为扫描宽度限制(RLL)(1，7)调制码。
12.一个存贮单元，该存贮单元包括用于从记录介质(10)复制数据的再现装置(8，12)，该记录介质用脉宽调制(PWM)数据记录，所说的脉宽调剂数据通过转换数据而获得，所说的数据用能产生有DC成分的图案的予定调制码编码；第一锁相环(PLL)装置(13)和第二锁相环(PLL)装置(14)，将由所说的再现装置再现的数据提供给第一锁相环装置(13)和第二锁相环装置(14)，所说的第一和第二PLL装置相互独立并基本上以相同的频率振荡；和对经所说的第一和第二PLL装置获得的数据进行译码操作的译码单元(6)，其特征在于所说的译码单元包括第一存贮装置(32，39)，该第一存贮装置(32，39)用于顺序存贮通过第一PLL装置所获得的PWM数据的正极性数据部分和通过第二PLL装置所获得的PWM数据的负极性数据部分；用于延迟正极性数据部分的第一延迟装置(40-1)；用于延迟负极性数据部分的第二延迟装置(40-2)；第二存贮装置(41)，该第二存贮装置(41)用于顺序通过所说的第一延迟装置获得的被延迟的正极性数据部分和通过所说的第二延迟装置获得的被延迟的负极性数据部分；控制装置(48)，该控制装置(48)用于控制所说的第一存贮装置的读写定时和所说的第一延迟装置的输入输出定时使其与经所说的第一PLL装置获得的第一时钟同步，并用于控制所说的第二存贮装置的读出定时和所说的第二延迟装置的输入定时使其与经所说的第二PLL装置获得的第二时钟同步，所说的控制装置控制所说的第二存贮装置的读出定时和所说的第二延迟装置的输出定时使其与所说的第一时钟同步；和译码器(43)，该译码器对从所说的第一和第二存贮装置顺序读出的数据进行译码操作。
13.根据权利要求12所述的存贮单元，其特征在于在所说的第一存贮装置(32、39)和所说的第二存贮装置(41)中至少有一个包括先进先出(FIFO)(32)。
14.根据权利要求12或13所述的存贮单元，其特征在于所说的第一延迟装置(40-1)和所说的第二延迟装置(40-2)中至少有一个包括移位寄存器。
15.根据权利要求12-14中任何一个所述的存贮单元，其特征在于所说的第一存贮装置(32、39)的读写操作、所说的第一延迟装置(40-1)的输入输出操作、所说的第二存贮装置(41)的读出操作和所说的第二延迟装置(40-2)的输出操作响应于第一启动信号而启动；所说的第二存贮装置(41)的写入操作和所说的第二延迟装置(40-2)的输入操作响应于第二启动信号而启动；和所说的第一启动信号要求先于所说的第二启动信号。
16.根据权利要求15所述的存贮单元，其特征在于由所说的第一和第二启动信号产生的时间之差至少短于所说的第一和第二启动信号中之一的一个周期。
17.根据权利要求12-16中任何一个所述的存贮单元，其中当通过将编码数据转换为PWM数据从而在记录介质(10)上记录PWM数据时，在包括数据字段的记录字段中插入VFO同步字段，以使第一和第二PLL装置(13，14)同步，其特征在于在所说的译码单元(6)中还包括用于产生第一检测信号的第一检测装置(33-1)，该第一检测信号通过从正极性数据部分检测VFO同步字段而产生；用于产生第二检测信号的第二检测装置(33-2)，该第二检测信号通过从负极性数据部分检测VFO同步字段而产生；和停机装置(33-5)，该停机装置用于在以所说的第一和第二检测信号的发生定时上的误差为基础的时间期间内使所说的第一和第二存贮装置中之一的读出操作停机。
18.根据权利要求12-17中任何一个所述的存贮单元，其中当通过将编码数据转换为PWM数据从而在记录介质(10)上记录PWM数据时，如果在数据字段内发生时钟飘移时，在数据字段内的两数据块间提供再同步图案，并将再同步字节插入其中以达到同步的目的，其特征在于所说的译码单元还包括第一比较装置(33-3)，该第一比较装置用于通过对从所说的第一存贮装置(32，39)顺序读出的数据进行比较产生第一检测信号和再同步模式；和第二比较装置(33-4)，该第二比较装置用于通过对从所说的第二存贮装置(41)顺序读出的数据进行比较产生第二检测信号和再同步图案。
19.根据权利要求18所述的存贮单元，其特征在于所说的第一和第二比较装置(33-3，33-4)根据对第一时钟计数产生的检测窗口对再同步图案进行检测。
20.根据权利要求18或19所述的存贮单元，其特征在于所说的译码单元(6)还包括重新加载装置(33-6)，该重新加载装置用于当在所说的第一和第二检测信号的定时之间检测出误差时，对所说的第二存贮装置(41)的读数的计数值进行再加载操作。
21.根据权利要求12-20中任何一个所述的存贮单元，其特征在于所说的译码单元(6)还包括用于将所说的第一和第二延迟装置输出的逻辑和作为已调制的数据提供给所说的译码器(43)的装置(40-3)。
22.根据权利要求12-21中任何一个所述的存贮单元，其特征在于所说的予定调制码为扫描宽度限制(RLL)(1，7)调制码。
全文摘要
译码单元对从记录介质(10)复制并经相互独立同时基本上以相同频率振荡的第一锁相环(13)和第二锁相环(14)而获得的数据进行译码操作，其中该记录介质利用脉宽调制(PWM)数据记录，该脉宽调制数据通过转换数据而得到，所说的数据用能产生有DC成分的图案的予定调制码编码。译码单元包括用于存贮PWM数据的第一存贮器(32、39)、第一延迟器(40-1)、第二延迟器(40-2)、用于存贮被延迟的数据的第二存贮器(41)、和控制器(48)。
文档编号G11B20/14GK1143224SQ96100680
公开日1997年2月19日 申请日期1996年1月24日 优先权日1995年3月31日
发明者柳茂知 申请人:富士通株式会社