半导体集成电路器件的制作方法

专利名称：半导体集成电路器件的制作方法
技术领域：
本发明涉及一种半导体集成电路器件，特别是涉及一种具有形成于半导体基片上的主存储器部分和从存储器部分，以及位于主存储器部分和从存储器部分之间的数据传输电路的半导体集成电路。
一般来说，在计算机系统中，一般用速度相对较低、存储容量大、价格便宜的半导体器件，如通常的动态随机存取存储器(DRAM)，作为主存储器。
近年来，随着计算机系统(特别是其微处理器MPU)操作速度的提高，构成主存储器的DRAM的操作速度也有所提高。但是，DRAM的速度仍然不能满足需求，为了解决这个问题，通常在MPU和主存储器之间增加一个从存储器。这种从存储器通常称为高速缓存存储器(cache)它由高速的SRAM(静态随机存取存储器)和ECLRAM(射级耦合逻辑随机存取存储器)构成。
该高速缓存存储器通常位于MPU的外面或在MPU内。在最近的工作站或个人计算机中采用了由形成于同一基片上，构成主存储器的DRAM和作为高速缓存存储器的SRAM组成的半导体存储器件。在日本专利特开昭57-20983、特开昭60-7690、特开昭62-38590和特开平1-146187中公开了这种半导体存储器的几个例子。由于这种存储器中包括起高速缓存存储器作用的DRAM和SRAM，所以有时称这种存储器为Cache DRAM或CDRAM。该高速缓存存储器可以在DRAM和SRAM之间双向传输数据。这些现有技术中存在一些问题，如在没有选中高速缓存存储器时，数据传输操作会被延迟，现在已有人提出了解决这种问题的技术，例如在日本专利特开平4-252486、特开平4-318389和特开平5-2872中公开的技术。在上述日本专利中公开的技术中，使DRAM部分和SRAM部分之间的双向数据传输电路具有一种锁存器或寄存器的功能，这样可以同时进行从SRAM到DRAM和从DRAM到SRAM的数据传输，这样可以提高在未选中高速缓存存储器时的数据传输速度。在下文中，将以日本专利特开平4-318389为例具体说明。图92简要地绘示出CDRAM的半导体存储器阵列部分的结构。在图92中，半导体存储器中包括包含动态存储单元的DRAM阵列9201、包含静态存储单元的SRAM阵列9202和用于在DRAM阵列9201与SRAM阵列9202之间传输数据的双向传输门电路9203。在DRAM阵列9201和SRAM阵列9202中都设置行解码器和列解码器。给DRAM阵列9201的行解码器和列解码器设的地址与给SRAM阵列9202的行解码器和列解码器设的地址相互独立，并通过不同的地址接线端进行设置。图93和94中绘示出双向传输门电路的具体结构。根据此结构，从SBL到GIO和从GIO到SBL之间的数据传输分别通过不同的数据传输通道，所以可能通过锁存器9302和放大器9306作用同时进行双向数据传输。
但是，上述的CDRAM中存在如下问题。第一，因为不同地地址管脚和控制管脚分别提供给DRAM阵列和SRAM阵列，则与单个DRAM的相比，外部管脚的数目非常大。因此，安装该半导体存储器件的基片等与通常的DRAM的基片等不兼容。第二，在该双向传输门电路中，由于具有足够大的面积来实现上述传输的电路的数目有限，因此传输总线的数目也受限制。结果，可在DRAM阵列与SRAM阵列之间并行传输数据的位数只限于16位。另外，传输总线位于列选择线所在区域之外的其他区域上，则传输总线的数目受该区域宽度的限制。一般来说，并行传输的位数越小，高速缓存存储器的比特率也越小。
在日本专利特开平5-210974中公开的技术中，CDRAM的地址输入信号管脚由DRAM阵列和SRAM阵列所共用。图95和96中绘示出这种技术的结构。在本例中还是存在着上述的第二个问题，即在CDRAM中，DRAM阵列与SRAM阵列之间并行数据传输的位数限于16位。在图97和98所绘示的结构中，增大SRAM的存储容量以增加高速缓存存储器的选中率。然而在这种结构中，由于存在用于选择SRAM单元的管脚，所以其基片的兼容性差，但是解决了上述第二个问题，即在CDRAM中，DRAM阵列与SRAM阵列之间并行数据传输的位数限于16位。
在这一技术领域中，另外一个例子是EDRAM(增强DRAM)，即带有高速缓存存储器SRAM的DRAM(如在《EDN》1995年1月5日，第46-56页中公开的EDRAM)。在图99中所示的EDRAM在结构上与通常的具有相同存储容量的DRAM不同，而且尽管其中的DRAM与SRAM共用地址输入端，它也不具备基片兼容性。向SRAM并行传输数据的位数与同时启动的读出放大器的个数相同，在本例中并行传输512(×4)个位。虽然，在该EDRAM的结构中，并行传输的位数较大，但其存储数据的SRAM只具有同时传输一组(一行)位的存储容量。虽然，一般来说同时传输的位数越大，高速缓存存储器的选中率越高，但是由于该EDRAM只有一组(一列)高速缓存存储器，所以降低了高速缓存存储器的选中率，因此，不能充分地提高整个系统的速度。为了在EDRAM中增加高速缓存存储器的组数目(行数目)，必须另外对DRAM单元阵列的预定数目的每个模块配置一个SRAM寄存器和片选器等，结果极大地增加了电路所占的面积。
另外，一个最近出现的问题是，当如

图100所示多个处理器件向高速缓存存储器发出访问请求时，高速缓存存储器的选中率下降。当把CDRAM或EDRAM用作为如图100所示的主存储器，且从多个处理器件(存储管理器)向高速缓存存储器发出访问请求时，由于来自不同组(行)的地址请求数可能增加，则高速缓存存储器的选中率下降，整个系统的速度受限制。
随着带有多个处理器件(存储管理器)的系统的普及，该系统的存储部分不能向传统的存储部分那样只对一种访问请求作出反应，而是要对多个不同类型的访问请求作出反应。也就是说，该系统的存储器要采用与传统存储器不同的结构。
本发明目的之一在于提供一种半导体集成电路器件，以实现即使在多个存储管理器发出访问请求时，也能使整个系统以高速运作，而又不降低高速缓存存储器的选中率。该半导体集成电路中包括一个主存储部分和一个从存储部分这两部分能根据多个访问请求而被分配。
本发明的目的之二在于提供一种包括主存储部分和从存储部分的半导体集成电路器件，该从存储部分的外部端子与主存储部分的结构相似。
本发明的目的之三在于提供一种包括主存储部分和从存储部分的半导体集成电路器件，使在主存储部分与从存储部分之间并行传输的位数和组数目都取最佳值。
本发明的目的之四在于提供一种包括主存储部分和从存储部分的半导体集成电路器件，使从存储部分的读写操作与主、从存储部分之间的数据传输操作可以同时进行。
为了实现上述目的，本发明的半导体集成电路中包括由多个按行列分布的存储单元组成的主存储部分；由多个按行列分布的存储单元组成的从存储部分通过数据传输总线分别连接所述主、从存储部分的双向数据传输电路，其中在所述主存储部分的存储单元区域的所述数据传输总线在列方向平行于位线并通过列选择电路连接到所述位线。
根据本发明另一种情况的半导体存储器件中包括由多个按行列分布的存储单元组成的主存储部分；由多个按行列分布的存储单元组成的从存储部分；以及通过数据传输总线分别连接所述主从存储部分的双向数据传输电路，其中所述主存储部分由多个存储单元阵列构成，所述数据传输总线被设置给每个存储单元阵列，而选择电路位于所述数据传输总线与所述从存储部分的各存储单元阵列之间，所述选择电路由所述存储单元阵列的选择信号控制。
在下文结合附图的具体说明中，本发明的上述目的、特点和优点将变得更加清楚。
图1为表示根据本发明的第一实施例的半导体存储器件的整体结构的方框图；图2为包括图1所示的半导体存储器件和多个对该半导体存储器件发出存取请求的存储管理器的存储系统方框图；图3为包括图1所示的半导体存储器件和多个对该半导体存储器件发出存取请求的存储管理器的存储系统方框图；图4为包括图1所示的半导体存储器件和用于控制该半导体存储器件并产生输入到该半导体存储器件的信号的存储控制器的半导体器件的方框图，该存储控制器与半导体存储器件形成于同一块基片；图5为包括图1所示的半导体存储器件和用于控制该半导体存储器件并产生输入到该半导体存储器件的信号时存储控制器的半导体器件的方框图，该存储控制器与半导体存储器件形成于同一块基片；图6为包括图1所示的半导体存储器件和用于控制该半导体存储器件并产生输入到该半导体存储器件的信号的存储控制器的半导体器件的方框图，该存储控制器与半导体存储器件形成于同一块基片；图7表示图1所示的半导体存储器件的外部端子的分布；图8表示图1所示的半导体存储器件的外部端子的分布；图9表示图1所示的半导体存储器件的外部端子的分布；图10表示确定图1所示半导体存储器件的操作功能的各条指令与外部端子的状态之间的对应表；图11为表示图10中的读指令时外部端子的状态；图12为表示图10中的写指令时外部端子的状态；图13为表示图10中的预取指令时外部端子的状态；图14为表示图10中的带自动预充电的预取指令时外部端子的状态；图15为表示图10中的恢复指令时外部端子的状态；图16为表示图10中的带自动预充电的恢复指令时外部端子的状态；图17为表示图10中的启动指令时外部端子的状态；图18为表示图10中的带自动预充电的预充电指令时外部端子的状态；图19为表示图10中的整个存储体预充电指令时外部端子的状态；图20为表示图10中的CBR刷新指令时外部端子的状态；图21为表示图10中的不选择器件指令时外部端子的状态；图22为表示图10中的不操作指令时外部端子的状态；图23为表示图10中的寄存器置位指令(1)时外部端子的状态；图24为表示图10中的寄存器置位指令(2)时外部端子的状态；图25为表示图10中的寄存器置位指令时外部端子的状态；图26为表示图10中的作为寄存器置位指令的一部分的模式寄存器置位指令时外部端子的状态；图27表示根据数据输入/输出模式的重叠次数和脉冲宽度存取的地址序列；图28为在输入读指令时，数据输出的时序图，其中数据输出的脉冲为4个时钟周期，读出延时为2个时钟周期；图29为在输入写指令时，数据输出的时序图。其中数据输出的脉冲宽度为4个时钟周期，写入延时为0；图30表示在执行读指令时，地址分配和数据传输的流程图；图31表示在执行写指令时，地址分配和数据传输的流程图；图32表示在执行预取指令时，地址分配和数据传输的流程图；图33表示在执行恢复指令时，地址分配和数据传输的流程图；图34表示在执行启动指令时，地址分配和数据传输的流程图；图35为表示根据本发明的一个实施例的半导体存储器件的阵列分布的示意图；图36为表示根据本发明的一个实施例的半导体存储器件的阵列分布的示意图；图37为表示根据本发明的一个实施例的半导体存储器件的阵列分布的示意图；图38为表示根据本发明的一个实施例的半导体存储器件的阵列分布的示意图；图39为表示根据本发明的一个实施例的半导体存储器件的阵列分布的示意图；图40为表示根据本发明的一个实施例的半导体存储器件的阵列分布的示意图；图41为表示根据本发明的一个实施例的半导体存储器件的芯片总体分布的示意图；图42为表示根据本发明的一个实施例的半导体存储器件的芯片总体分布的示意图；图43为表示根据本发明的一个实施例的半导体存储器件的芯片总体分布的示意图；图44为表示根据本发明的一个实施例的半导体存储器件的芯片总体分布的示意图；图45为表示根据本发明的一个实施例的半导体存储器件的芯片总体分布的示意图；
图46为表示根据本发明的一个实施例的半导体存储器件的芯片总体分布的示意图；图47为表示根据本发明的一个实施例的半导体存储器件的芯片总体分布的示意图；图48为表示根据本发明的一个实施例的使用半导体存储器件中共用电源的模块的示意图；图49为表示根据本发明的一个实施例的使用半导体存储器件中共用电源的模块的示意图；图50为表示根据本发明的一个实施例的半导体存储器件中DRAM阵列部分的布线结构的示意图；图51为表示根据本发明的一个实施例的半导体存储器件中DRAM阵列部分、数据传输部分和SRAM阵列部分的布线结构的示意图；图52为表示根据本发明的一个实施例的半导体存储器件中DRAM阵列部分、数据传输部分和SRAM阵列部分的布线结构的示意图；图53为表示根据本发明的一个实施例的半导体存储器件中DRAM阵列部分、数据传输总线和SRAM阵列部分的布线结构的示意图；图54为图1所示的半导体存储器件的操作控制电流的方框图；图55表示图1所示的DRAM部分和数据传输电路的具体结构；图56表示作为图41所示的本发明的一个实施例的总体布局中DRAM阵列110-1的阵列结构的一个具体实例；图57表示图56所示结构布局的一部分(对应于四对位线)中传输总线与位线之间连接关系的一个具体实例；图58位数据传输电路的详细电路图；图59表示用于解决在图57所示实例中存在的问题的一个实例；图60为一种DRAM线路控制电路的方框图；图61表示图55所示的DRAM行控制电路和行解码器的一种具体结构；图62表示DRAM的位线选择电路的一种具体电路结构；图63表示DRAM的位线选择电路的一种具体电路结构；图64表示DRAM的位线选择电路的一种具体电路结构；图65表示DRAM的位线选择电路的一种具体电路结构；
图66表示图36中所示的阵列布局中一对数据传输总线、DRAM位线选择电路和SRAM单元之间的关系；图67为表示图66所示的各数据传输总线的一个操作过程的信号波形图；图68表示图1所示的SRAM部分和数据输入/输出端的一个具体实例；图69表示SRAM存储单元结构的一个具体实例；图70表示图69所示的SRAM单元的触发器的一个具体电路；图71表示图69所示用于连接SRAM位线的连接电路的一个具体实例；图72表示图69所示用于连接SRAM位线的连接电路的一个具体实例；图73表示图69所示用于连接SRAM位线的连接电路的一个具体实例；图74表示图68所示的SRAM行控制电路的一个具体实例；图75表示图68所示的SRAM列控制电路的一个具体实例；图76表示图75所示的多路复用器和锁存电路的一个具体实例；图77表示图76所示的多路复用器的一个操作过程的信号波形；图78表示图1所示的SRAM行解码器、数据控制电路和SRAM阵列的方框图；图79表示图78所示的SRAM行解码器、数据控制电路和SRAM阵列的一个操作过程的信号波形；图80表示SRAM部分和数据输入/输出端的结构的一个具体实例；图81表示带有行冗余线的SRAM阵列部分的一种具体结构；图82表示把电源电压加到DRAM阵列部分和SRAM阵列部分的一个实例；图83表示把电源电压加到DRAM阵列部分和SRAM阵列部分的一个实例；图84表示对SRAM单元的写入时间与电源电压之间关系的模拟结果；图85表示具有临时单元传输功能的SRAM阵列部分结构的一个具体实例；图86表示图85所示SRAM单元在执行把SRAM单元中的数据读出来的临时单元传输操作时的信号波形；图87表示反映自动连续预取功能时的信号波形；
图88表示用于实现多线路连续读/写功能的SRAM线路控制电路的一个具体实例；图89表示多行连续读/写功能中的读出功能的一个具体实例；图90为表示实时模式设置功能的读(3)/写(3)指令与各输出端之间的对应表；图91表示反映实时模式设置功能时的信号波形；图92为CDRAM存储阵列部分结构的示意图；图93为图92所示的CDRAM双向传输门电路的方框图；图94为图92所示的CDRAM双向传输门电路的电路图；图95为CDRAM的方框图；图96为图95所示的CDRAM中SRAM的电路图；图97为简要表示CDRAM结构的方框图；图98为图97所示的CDRAM中SRAM模块的电路图；图99为简要表示EDRAM结构的方框图；图100为简要表示带有多个处理器件的存储器系统结构的方框图；(1)基本结构下面具体说明本发明实施例的基本结构。
本发明的半导体集成电路器件中包括半导体存储器件和该半导体存储器件的控制器件。该半导体存储器件中包括主存储部分和从存储部分，在该主从存储器件之间可以进行双向数据传输。该从存储部分由多个存储单元组构成，每个存储单元组都可作为一个独立的高速缓存存储器。在本发明的半导体存储器件中控制管脚和地址管脚的数目可以等于要控制该主存储部分所必须的管脚数。
下面介绍本发明半导体集成电路器件的一个实施例，该器件具有一个带有8*2存储体结构的同步接口，该结构中包括作为主存储部分的64M位DRAM阵列和作为从存储部分的16K位的SRAM阵列。
(2)方框1为简要表示根据本发明一个实施例的半导体存储器件的整体结构的方框图。在图1中，半导体存储器件100中包括作为主存储部分的动态RAM(DRAM)部分101、作为从存储部分时静态RAM(SRAM)部分102、以及用于在DRAM部分101和SRAM部分102传输数据的双向数据传输电路103。
DRAM部分101中包括由多个按行列分布的动态存储单元组成的DRAM阵列110、用于由内部地址信号iA0～iA13产生DRAM的行选择信号和存储体选择信号的DRAM行控制电路115、根据所述DRAM的行选择信号iADR0～iADR12和存储体选择信号iADR13选择DRAM阵列110的对应列的DRAM行解码器113、用于由内部地址信号iA5和iA6产生DRAM列选择信号DRAM列控制电路116、以及用于根据DRAM列选择信号iADC5和iADC6选择对应列的DRAM列解码器114。另外，DRAM阵列110中包括存储单元部分111和用于取出和放大存储于被选中DRAM单元中的数据的读出放大器112。另外，DRAM阵列110分为多个称为存储体的模块，在本实施例中分别为存储体A和存储体B，其中一个存储体由存储体选择信号iAD13选中。
SRAM部分102中包括由多个按行列矩阵分布的静态存储单元组成的SRAM阵列120、用于由内部地址信号iA0～iA3产生SRAM行选择信号的SRAM行控制电路124、用于根据SRAM行选择信号iASR0～iASR3选择一个SRAM单元组(在本实施例中单元组被分割成行)的SRAM行解码器121、用于从内部地址信号iA0～iA3和iA4～iA13中产生SRAM列选择信号的SRAM列控制电路122、以及用于通过SRAM列选择信号iASC4～iASC10选择一列的SRAM列解码器123。
该半导体存储器件100中还包括用于根据外部输入信号控制该半导体存储器件的操作的操作控制电路150和用于控制外部输入/输出操作的数据控制电路160。
在本实施例中，虽然分别用DRAM和SRAM作为主存储部分和从存储部分，但本发明不限于此。除了DRAM还可以用SRAM、屏蔽只读存储器、可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、快速EEPROM以及铁电存储器等存储器作为主存储部分。构成主存储部分的存储器具有最佳结构，使其能够充分利用其特定的功能，例如在用DRAM作为主存储部分的情况下，可以选择通常的DRAM、EDODRAM、同步DRAM、同步GRAM、脉冲EDODRAM、双漂移区同步DRAM、双漂移区同步GRAM、SLDRRAM或Rambus DRAM等存储器。另外，只要存储器的存取速度比主存储部分高，可以用任何随机存取存储器作为从存储部分。在用快速EEPROM作为主存储部分的情况下，从存储部分的存储容量最好是快速EEPROM单位可擦除部分的存储容量的一半或更多。
(3)系统本发明的半导体存储器件中设有SRAM列控制电路122，因此可以在SRAM单元组中改变SRAM列控制模式，这将在下文中具体说明。通过这一功能可以设置每个单元组的重叠时间、脉冲宽度和延时等(这在下文中称为“数据输入/输出模式”)，这样，当SRAM单元组被选中时，通过预先提供设置可以自动地确定半导体存储器件中的每个SRAM单元组的数据输入/输出模式。因此，不需要用该半导体存储器件之外的数据控制或数据处理控制来切换数据输入/输出模式。
本发明的半导体存储器件具有这样一种功能，即当它接收多个存取请求时，该半导体存储器件为每个存取请求在SRAM单元组中进行配置、分配或再分配。在图2中示出一个带有多个向图1所示的半导体存储器件100发出存取请求的存储器系统。在图2中，SRAM单元组01、02和03被分配给来自存储管理器180a的存取请求，SRAM单元组04被分配给来自存储管理器180b的存取请求，SRAM单元组05、06、07和08被分配给来自存储管理器180c的存取请求。被分配给各存取请求的SRAM单元组是可变的，并可以在任何时候予以改变。另外，在图2中，当存储管理器180a对半导体存储器件100所要求的数据输入/输出模式与存储管理器180b对半导体存储器件所要求的数据输入/输出模式不同时，不必采用特别的控制信号就可顺序地执行对存储管理器180a和180b的输入/输出操作。为了实现这一操作过程，在该半导体存储器件100的SRAM列控制电路122中包括一个数据输入/输出模式存储部分。该数据输入/输出模式存储部分与图2所示的SRAM单元组的比例是1∶1或与图3所示的多个SRAM单元组对应。
图4、5和6所示的混合半导体器件190由安装于同一块半导体基片上的半导体存储器件100和存储控制器件191构成，它用于根据来自存储管理器的访问请求产生到半导体存储器件100的输入信号，并控制该信号。该混合半导体器件190可以这样构成，例如可以通过存储控制器件对所有信号执行输入/输出操作(如图4所示)，也可以直接由半导体存储器件100执行输入/输出操作(如图5所示)，或由半导体存储器件100通过数据缓冲器192执行输入/输出操作(如图6所示)。但是，本发明不限于这几种混合半导体器件190的结构。该混合半导体器件190可以自动地在该半导体器件内把SRAM单元组分配给来自图2或3所示的系统内的各存储管理器的存取请求。
(4)管脚分布图7表示本发明的半导体存储器件封装的一种管脚分布。如图7所示的半导体存储器件具有×8-位、2-存储体结构，其中包括一个64M位DRAM阵列和一个16K位SRAM阵列以及一个同步接口，这些部件封装于54管脚Ⅱ型TSOP(薄型小外廓封装)塑料封装，该封装的尺寸为400密位×875密位，管脚间距位0.8mm。这种管脚结构的管脚数目和管脚分布与通常的64M位同步DRAM相同。另外，不管存储体的数目有多少，×4-位结构(图8)，×16-位结构(图9)，×1-位结构或×32-位结构的管脚数目和分布与对应的同步DRAM的相同。
各管脚的信号定义如下CLK为所有其他输入/输出信号所共用的参考时钟信号。也就是说，该时钟信号决定了其他输入信号的接收时序和输出信号时序。每个外部信号的建立/保持时间时根据时钟CLK的上升沿确定的。
CKE时钟启动信号，决定CLK信号序列是否生效。当CKE信号在CLK信号的上升沿为“高”时，CLK信号有效；当CKE信号在CLK信号的上升沿为“低”时，CLK信号无效。
/CS芯片选择信号，决定是否接收外部输入信号/RAS、/CAS、/WE。如果在信号CLK的上升沿信号/CS为“低”，操作控制电路接收同一时序中输入的信号/RAS、/CAS和/WE；如果在信号CLK的上升沿信号/CS为“高”，操作控制电路忽略输入信号/RAS、/CAS和/WE。
/RAS、/CAS和/WE各控制信号，共同决定半导体存储器件的操作。
A0～A13地址信号，由地址控制电路根据时钟信号接收，并送到DRAM行解码器、DRAM列解码器、SRAM行解码器和SRAM列解码器，以选择DRAM部分和SRAM部分的存储单元。另外，根据设置内部操作的数据输入/输出模式的指令，把地址信号输入到下述模式寄存器。地址信号A13也为DRAM单元阵列的存储体选择信号。
DQM数据屏蔽信号，用于使输入/输出数据的某些位无效。
DQ0～DQ7输入/输出数据信号。
(5)基本操作下面将介绍半导体存储器件的一个基本操作。这里所用的指令和数据的数目只是为了举例说明，除此之外还有其他组合。
图10表示决定本发明的半导体存储器件的操作功能的各种指令以及外部输入控制信号状态的一个实例。请注意，还可以用决定本发明的半导体存储器件的操作功能的各种指令与外部输入控制信号状态之间的其他组合。
在图10中表示出在参考时钟信号CLK的上升沿的各输入控制信号的状态以及其所决定的操作。符号“H”表示逻辑高电平，符号“L”表示逻辑低电平，符号“X”表示任意电平。另外，在图10中，输入控制信号CKEn-1表示在所对准的参考时钟之前的一个参考时钟周期中输入控制信号CKE的状态，对各指令中所介绍的控制信号CKE为CKEn-1。下面按顺序分别介绍图10中所示的各条指令。
1．[读指令]读指令执行从SRAM单元中读出数据的操作。
如图11所示，各输入控制信号在外部时钟信号CLK的上升沿的状态分别为CKE=H、/CS=L、/RAS=H、/CAS=L、/WE=H。在输入读指令时，地址A0～A3和A4～A10分别作为SRAM行选择信号和SRAM列选择信号而被接收。在读指令输入后并经过一段延时后，在这些地址中的数据输出到DQ0～DQ7。
当在读出DQ0～DQ7数据的时钟周期中DQM=H,DQ0～DQ7的数据输出被掩蔽而不向外输出。
图30表示根据读指令的一内部操作中的地址信号和数据流。SRAM行解码器根据内部地址信号iA0～iA3选择SRAM的行，SRAM列解码器根据由内部地址信号iA4～iA13产生的SRAM列选择信号iASC4～iASC13选择SRAM的列，从而选中SRAM单元。被选中的SRAM单元中的数据通过数据放大器，按所设置的输入/输出模式向外输出。
2．[写指令]写指令用于执行向SRAM单元的写入数据操作。
如图12所示，如图12所示，各输入控制信号在外部时钟信号CLK的上升沿的状态分别为CKE=H、/CS=L、/RAS=H、/CAS=/WE=L。在输入写指令时，地址A0～A3和A4～A10分别作为行选择信号和列选择信号而被接收。在写指令输入并经过一段延时后，从DQ0～DQ7接收所输入的数据。
当在接收DQ0～DQ7数据的时钟周期中DQM=H，则DQ0～DQ7的数据输出被掩蔽而不被接收。
图31表示在根据写指令的一内部操作中的地址信号和数据流。SRAM行解码器根据由内部地址信号iA0～iA3产生的SRAM行选择信号iASR0～iASR3选择SRAM的行，SRAM列解码器根据由内部地址信号iASR0～iASR3及iA4～iA13产生的SRAM选择信号iASC4～iASC10选择SRAM的列，从而选中SRAM单元。来自DQ0～DQ7的写入数据通过写缓冲器写入被选中的SRAM单元中。
如图30和31所示，分别执行读、写操作的读、写指令与DRAM部分和数据传输部分的状态无关，所以即使在SRAM单元组(除被选中用于进行数据输入/输出操作的SRAM行以外)与DRAM部分之间进行数据传输操作，和/或在DRAM内部进行操作时，也可以同时执行读、写指令。相反，即使在执行读、写指令时，也可以同时进行SRAM单元组(除被选中用于进行数据输入/输出操作的SRAM行以外)与DRAM部分之间的数据传输操作，和/或在DRAM内部进行操作。
3．[预取指令]预取指令用于执行从DRAM单元组到SRAM单元组的数据传输。
如图13所示，各输入控制信号在外部时钟信号CLK的上升沿的状态分别为CKE=H、/CS=L、/RAS=/CAS=H、/WE=L。另外A10=L、A9=L。当预取指令输入时，以地址A0～A3为SRAM行选择地址，地址A5～A6为DRAM列选择地址，以地址A13为DRAM阵列的存储体选择地址。在本实施例中，存储体A被选中。
图32表示在对预取指令的内部操作中的地址信号和数据流。在已被启动指令(这将在下文中介绍)所选中的DRAM单元组中，选中在由iA13所指定的存储体中的一个DRAM单元。在本实施例中，存储体A被选中。DRAM单元组的位线由地址iA5和iA6所指定。在启动指令和被选中位线上的数据通过数据传输电路发送到数据传输总线上时，该位线上的数据由读出放大器所放大。在被地址iA0～iA3所选中的SRAM行上的单元不再保持以前的数据，而接收并保持经数据传输总线传输的数据。在数据传输之后，读出放大器停止通过数据传输电路向数据传输线输出数据。
在本实施例中，通过预取指令一次传输的数据量为128×8。
4．[带自动预充电的预取指令]带自动预充电的预取指令用于把数据从DRAM单元组传输到SRAM单元组，并在数据传输后自动对DRAM部分预充电。
如图14所示，各输入控制信号在外部时钟信号CLK的上升沿的状态分别为CKE=H、/CS=L、/RAS=/CAS=H、/WE=L。另外A10=H、A9=L。与上述的预取指令类似，当带自动预充电的预取指令输入时，以地址A0～A3为SRAM行选择地址，以地址A5和A6为DRAM列选择地址，以地址A13为DRAM阵列的存储体选择地址。在本实施例中，存储体A被选中。
下面介绍对预取指令的内部操作中的地址信号和数据流。在已被启动指令(这将在下文中介绍)所选中的DRAM单元组中，选中在由iA13所指定的存储体中的一个DRAM单元。DRAM单元组的位线由地址iA5和iA6所指定。在执行启动指令时该位线上的数据由读出放大器所放大，且被选中位线上的数据通过数据传输电路发送到数据传输总线上。在被地址iA0～iA3所选中的SRAM行上的单元不再保持以前的数据，而接收并保持经数据传输总线传输的数据。在数据传输之后，读出放大器停止通过数据传输电路向数据传输线输出数据。在停止向数据传输总线输出数据的一段预定时间后，使字线处于不选择状态并执行将在下文中介绍的预充电指令的内部操作(使位线与读出放大器之间的电势平衡)。在输入带自动预充电的预取指令一段预定时间后，自动使DRAM处于预充电状态(不选择)。
5．[恢复指令]恢复指令用于执行从SRAM单元组到DRAM单元组的数据传输。如图15所示，该指令是一个延伸过外部时钟信号CLK1和CLK2的持续输入的指令。
如图15所示，各输入控制信号在外部时钟信号CLK的上升沿的状态分别为CKE=H、/CS=L、/RAS=/CAS=H、/WE=L。另外A10=L、A9=H。在第一外部时钟信号的上升沿CKL1时，以地址A0～A3为SRAM行选择地址，以地址A5和A6为DRAM列选择地址，在第二外部时钟信号的上升沿CKL2时，以地址A0～A12为作为传输终点的DRAM阵列存储体选择地址。在外部时钟信号的上升沿CKL1和CKL2时，以地址A13为DRAM阵列的存储体选择地址。由CKL1和CKL2所输入的地址A13相同。
图33表示由恢复指令引起的内部操作中的地址信号和数据流。图33所示的内部地址信号i1A0～i1A12在第一时钟上升沿CKL1时，为内部地址数据；内部地址信号i2A0～i2A12在第二时钟上升沿CKL2时，为内部地址数据；在图中示出在每个时钟内相同内部地址信号线的数据。在第一时钟上升沿CLK1输入的地址i1A0～i1A3所选中的SRAM单元中的数据被传输到由地址iA13所选中的存储体的数据传输总线上。然后，该数据传输总线上的数据被传输到由地址i1A5和i1A6选中的DRAM位线上。此后，DRAM的字线被地址i2A0～i2A12选中且i2A13被选中，在被选中字线上的单元组的数据分别输出到对应位线上。对应于DRAM的位线的读出放大器检测并放大分别输出到位线上的DRAM单元组的数据。对应于由地址i1A5和i1A6选中的位线的读出放大器检测并放大来自数据传输总线的写入数据。在字线电位上升后，停止通过数据传输总线到DRAM位线的数据输出。
在本实施例中，一次传输的数据量为128×8。
6．[带自动预充电的恢复指令]带自动预充电的恢复指令用于执行从SRAM单元组到DRAM单元组的数据传输并在该数据传输后自动执行DRAM部分的预充电。
如图16所示，各输入控制信号在外部时钟信号的上升沿CKL1和CKL2的状态分别为CKE=H、/CS=L、/RAS=/CAS=H、/WE=L。另外A10=H、A9=H。在第一外部时钟信号CKL1时，以地址A0～A3为SRAM行选择地址，以地址A5和A6为DRAM列选择地址，接着在第二外部时钟信号CKL2时，以地址A0～A12为作为传输终点的DRAM阵列选择地址。在外部时钟信号的上升沿CKL1和CKL2时，以地址A13为DRAM阵列的存储体选择地址。在外部时钟信号的上升沿CKL1和CKL2时，所输入的地址A13相同。
下面介绍内部操作中的地址信号和由此带自动预充电的恢复指令所引起的数据流。在第一时钟上升沿CLK1内地址产生的地址i1A0～i1A3所选中的SRAM单元组中的数据被传输到由地址iA13所选中的存储体的数据传输总线上。然后，该数据传输总线上的数据被传输到由地址i1A5和i1A6选中的DRAM位线上。此后，DRAM的字线被在第二时钟上升沿CLK2中地址产生的地址i2A0～i2A12和i2A13选中，在被选中字线上的单元组中的数据分别输出到对应位线上。对应于DRAM各位线的读出放大器检测并放大分别输出到位线上的DRAM单元组的数据。对应于由地址i1A5和i1A6选中的位线的读出放大器检测并放大来自数据传输总线的写入数据。在字线电位上升后，停止通过数据传输总线到DRAM位线的数据输出。在此后经过一段预定的时间后，使字线处于不选择状态，然后执行将在下文中介绍的预充电指令指示的内部操作(使位线与读出放大器之间的电势平衡)。在执行该指令一段时间后，DRAM自动变为预充电(不选择)状态。
7．[启动指令]启动指令用于启动一个被从DRAM阵列中选中的存储体。如图17所示，各输入控制信号在外部时钟信号CLK的上升沿的状态分别为CKE=H、/CS=/RAS=L、/CAS=/WE=H。在该启动指令输入时地址A13作为在DRAM的一存储体选择地址而A0-A12地址则被接收为DRAM的行选择地址。
图34所示为启动指令和数据流动所产生内部操作中的地址信号，在由地址iA13选择的存储体内DRAM的字线由地址iA0-iA12选定。被选定字线上的DRAM单元组的数据被输出给相连的位线且对应于各个位线的读出放大器探测和放大输出给位线的DRAM单元组的数据。在此实施例中，被立即传输的数据的数量为512×8。
在依据一个已被启动的存储体进行另一个字线选择时，有必要使该存储体处于一个种预充电状态，然后重新输入一个启动指令。
这个指令对应于一个通常的DRAM的a/RAM信号被定为低电平的情况。
8、(预充电指令)预充电指令是用于预充电(不启动)一个从一DRAM阵列中选出的存储体。
所图18所示，在外部时钟信号CLK的上升沿的各个输入控制信号的状态是CKE=H,/CS=/RAS=L,/CAS=H及/WE=L。当在预充电指令的一个输入中A10=L及A13=有效数据时，一个被地址A13的数据分配的存储体被预充电(非选择)。在先于此预充电的启动指令中选定此存储体，旦如无启动指令输入给由此先于后面的指令输入的预充电指令分配的存储体，则预充电指令是无效的。
下面将描述在一由预充电指令和数据流引起的内部操作中的地址信号。
可通过使一个其存储体是由地址iAB选定的DRAM的一个字线在一不选择状态被启动，可以均衡位线电势和读出放大器电势。在预充电的操作完成后，被选定的存储体随时可接收下一个启动指令。
预充电指令对应于通常DRAM的RAS信号处于高电平的情况。
9、(全部存储体预充电指令)全部存储体预充电指令是用来预充电(不启动)一个DRAM阵列的全部存储体。依此指令，DRAM部分被设置至一预充电状态，且全部存储体的启动状态被结束。
如图19所示，在外部时钟信号CLK的上升沿上的各个输入控制信号的状态为CKE=H,/CS=/RAS=L,/CAS=H及/WE=H及/WE=L。更进一步是A10=H。
下面将描述通过预充电指令和数据所引起的内部操作中的地址信号。
通过使一个选定DRAM的全部字线处于不选择状态，均衡字线电势和读出放大器电势。在此指令的操作完成后，全部存储体随时准备接受输入的下一个启动指令。
此全部存储体预充电指令对应于一个通常的DRAM的一个/RAS信号被定为高电平的情况。
10、(CBR刷新指令)CBR刷新指令用于刷新一DRAM部分的单元数据。刷新所必要的地址信号在内部自动产生。
如图20所示，在外部时钟信号的上升沿上各个输入控制信号的状态为CKE=H,/CS=/RAS=/CAS=L及/WE=H。
下面将描述由CBR刷新指令和数据流引起的内部操作中的地址信号。
地址iA0-iA12和iA13在内部自动产生。内部产生的地址iA13选定一个存储体，内部产生地址iA0-iA12选定一个DRAM的字线，在这些选定字线上的DRAM单元组分别对应于字线输出它们的数据。对应于各个位线的读出放大器探测并放大输出给位线的DRAM单元组的数据。被读出放大器探测和放大的数据再通过位线被写入DRAM单元组。在数据的再写入的一段预定时间后，字线被定为不选择状态以均衡位线和读出放大器电势，完成一刷新操作。
11、[不操作指令]图21中，CKE=H,/CS=L,/RAS=/CAS=/EW=H的不操作指令不是执行指令。
12、[器件不选择指令]图22中CKE=H,/CS=H的器件不选择指令不是执行指令。
13、(寄存器设置指令)寄存器置位指令用于在一寄存器内将置位数据设置为各种不同的操作模式。
如图23和24中所示，在外部时钟信号CLK的上升沿上的各个输入控制信号的状态为CKE=H,/CS=/RAS=/CAS=/WE=L。在此指令的输入时间中，地址A0-A13的有效数据作为操作模式的设置数据被接收。为在连接电源后将一器件初始化，由此指令设置的寄存器的输入是必要的。
图25所示为在寄存器置位指令下地址数据的操作。
图25中所示的寄存器置位指令(a),(b),(c)及(d)的部分由图23所示的一个时钟输入，而寄存器设置指令(d)的另一部分(将在下文中描述)则由图24中所示的两个时钟输入。
图25中的寄存器置位指令(a)是一个刷新计数器的测试设置，与一通常同步的DRAM的测试设置相同。此地址设置是在A7=L和A8=L的输入下被选定的。
图25中的寄存器置位指令(b)是一个未用设置。此地址设置是在A7=L和A8=H的输入下被选择的。
图25中的寄存器置位指令(c)是一个器件测试设置。此地址设置是在A7=H和A8=H的输入下被选定的。
图25中的寄存器置位指令(d)是一个模式寄存器置位设置。此地址设置在A7=L和A8=L的输入下被选定，且设置将在下文中描述的各种不同的数据输入/输出模式。一个模式寄存器储存从存储器的各个SRAM单元组的数据输入/输出模式。
图26为一模式寄存器置位的置位项目明细表。
一模式寄存器置位(1)指令可在一延时模式和一输入/输出地址顺序(重叠型)之间进行切换。此指令通过如图23所示的外部时钟信号的一个时钟输入。当A6=L,A7=L,A8=L时此地址设置被选定。
通过同时输入数据A1,A2和A3设置延时模式，且A0的数据设置输入/输出顺序(重叠型)。当A1=L,A2=H和A3=L时，延时模式被设置为延时=2，否则即为不置位或不使用状态。当A0=L，输入/输出地址序列(重叠型)被顺序设置，而当A0=H时，被设置为插入。
模式寄存器置位(2)指令是用于设置SRAM的每一选定行的脉冲宽度置位的一地址数据，且为了输入SRAM的行分布和脉冲宽度数据，要在外部时钟信号的两个时钟内被连续地输入，如图24所示。当A6=H,A7=L和A8=L时，选定此地址设置。
第一时钟CLK1的A1,A2和A3的数据选定一SRAM单元组，被选定单元组的脉冲宽度由另一个时钟CKL2的A3,A4和A5的数据设置。当A3=L,A4=L和A5=L时脉冲宽度被设置为1；当A3=H,A4=L和A5=L时脉冲宽度被设置为2；当A3=L,A4=L和A5=L时被设置为4；当A3=H,A4=H和A5=L时被设置8；当A3=L,A4=L和A5=H时被设置为16。
下面简要介绍不同的数据输入/输入模式。
脉冲宽度脉冲宽度表示由读指令或写指令的一个输入持续地输入/输出数据的数量。这种持续的数据输入/输出在一个时钟信号的基础上操作。图27示出各个用于数据读入的信号的时间分配。其中脉冲宽度为4。也即，当读入指令在CLK0输入时，四个数据依次在CLK2,CLK3,CLK4和CLK5时输出。
图28为用于数据写的各信号的时间分配，由于脉冲宽度为4，当在CLK0输入写指令时，四个数据在CLK0、CLK1、CLK2及CLK3被连续接收。
延时延时表示从一个读指令或写指令的输入到由时钟的数量使数据输入/输出为可行时之间的等待时间。图27示出了读取数据时各信号的时间。本实施例中一个读入数据的延时为2。即当一个读指令在CLK0输入时，向一个DQ端的数据输出在CLK2开始。图28所示为在写入数据时各信号的时间分配。在此实施例中，写入数据的延时为0。也即，当写入数据在CLK0输入时，在CLK0输入的同时，对来自DQ端数据的接收同时开始。
重叠型重叠型(输入/输出地址顺序)在数据在对应于一置位脉冲宽度的时间内被持续输入/输出时，决定数据输入/输出的地址顺序并包括顺序和交错。图29所示为用于各个顺序和交错的数据的地址顺序。
作为另一个操作，通过实现信号SKE的时钟的控制来进行一功能控制，和通常的同步DRAM中的一样。
下面描述根据本发明的半导体存储器件的操作的一部分。
当在SRAM部分中存在外部分配数据时的读操作，如图30中所示，只有读指令指定的数据通过数据放大器向外输出。
在SRAM部分内有一外部分配数据时的读操作，如图34中所示，启动指令完成后，图32中所示的预取指令被完成且被分配数据被传输至SRAM部分。然后被分配数据由图30中所示的读指令通过数据放大器向外部输出。
在SRAM部分中无外部分配数据且存在一个还未恢复的写数据时，写数据由图33中所示的恢复指令传输给DRAM部分。其后，操作图34中所示的启动指令和图32中所示的预取指令，且分配数据被传输至SRAM部分。然后，被分配数据由图30中所示的读指令通过数据放大器向外部输出。
(b)布局1、[阵列布局]图35为显示根据本发明的一个实施例，对半导体存储器件的一种阵列安排的一种阵列布局。
在图35中所示的阵列安排的结构中，整个DRAM阵列被分为DRAM阵列110-1和DRAM阵列110-2，且SRAM阵列120和SRAM阵列解码器123被设置在DRAM阵列之间。因此，可以在由邻接DRAM阵列110-1和110-2的DRAM阵列解码器113选定的任何DRAM上的单元组与在由SRAM行解码器121选定的SRAM的确定行上的单元组之间传输数据，且一个直接变换系统和置位相关体系的变换系统是可行的。
用于传输数据的数据传输总线被设置为穿过DRAM阵列110-1,DRAM阵列110-2,SRAM阵列120和SRAM列解码器123。
在本实施例中，DRAM阵列110-1和110-2分别对应于存储体A和B。
图50(1)为这种结构的DRAM阵列部分中的布线平面图，而图50(2)为DRAM阵列部分中布线剖视分层图。数据传输总线是由比字线DWL位线DBL和用于图中未示的读出放大器的布线的布线层高的布线层形成的。如在通常的DRAM中，列选择信号并不存在于DRAM组单元的上层部分，数据传输总线则被设置在其中。一个对应于通常的DRAM的列选择的操作通过由位线选择开关DBSW选择性地连接位线和数据传输总线来操作。在本实施例中，位线的四对中的一对被选定并连接数据传输总线对。位线选择信号的布线被设置为穿过数据传输总线和位线。数据传输总线在DRAM部分的单元阵列内的上层单元部分内与位线平行，并垂直于字线。图50中，数据传输总线和SRAM阵列之间的连接被省略掉。
图36所示为除图35中所示以外的另一种结构在即DRAM阵列110-1和110-2与SRAM阵列120之间设置选择器电路131从而数据传输总线可以通过它被选择性连接，通过这种结构，可以利用用于从DRAM阵列110-1和110-2中选择一个的信号断开非操作方上的DRAM阵列的数据传输总线，这导致数据传输过程中的充电/放电电流的减少和数据传输速度的改善。
图51(1)和51(2)分别是此结构的DRAM阵列部分内的布线平面图和DRAM阵列部分的剖视分层图。对每个DRAM阵列，数据传输总线被分为一个第一数据传输总线TBLA和一个第二数据传输总线TBLB，且数据传输总线TBLA和TBLB之一被数据传输选择器电路131选定。在图中，位线选择器开关和连接数据传输总线的位线被省略了。
在本实施例中，与图35相同，DRAM阵列110-1和DRAM阵列110-2分别对应于存储体A和B。所以，在此结构中，当在其它存储体和SRAM部分之间的数据传输被操作后，数据被立即在一个确定的存储体和SRAM部分之间传输时，也即当一个存储体乒乓操作被执行时，可以在进行存储体分配时断开一侧上的数据传输总线的负载，所以在存储体乒乓操作的持续操作中的间隔不受DRAM阵列部分的数据传输总线的操作频率的限制。
也可以进一步细致地提供DRAM阵列并提供一选择器电路以将它们与数据传输总线连接。另外，还可以更细致地分隔SRAM阵列，并提供一选择器电路以将它们与数据传输总线连接。
图37所示为本发明所适用的半导体存储器件的阵列布局的另一实例。
图37中所示的结构与图35中所示的结构不同，即其中DRAM阵列未被分隔，且SRAM阵列和SRAM列解码器分别邻近DRAM阵列的两侧。具有这种结构，可以缩短SRAM部分和数据控制总线间的距离及数据控制电路和数据输入/输出端子DQ之间的距离，由此加快读或写操作。在此例中，可以在由邻接DRAM阵列110的DRAM行解码器113选定的DRAM的任意行上的单元组与由SRAM行解码器选定的SRAM的一确定行上的单元组间传输数据，一个直接变换系统和置位相关体系的变换系统是可行的。
用于传输数据的数据传输总线被设置成穿过DRAM阵列110-1,DRAM阵列110,SRAM阵列120。在此实施例中存储体A和B以混合态存在于DRAM阵列110中。
图38为图37中DRAM阵列被分隔时的一种布局图。在此布局中，数据传输总线分割并利用不同于数据传输总线的布线层通过数据传输选择电路131使DRAM阵列和SRAM阵列连接。在此实施例中数据传输选择电路131和SRAM阵列之间的连接线是一全局数据传输总线GTL。
图52(1)和52(2)分别是此结构的DRAM阵列部分的布线平面图和DRAM阵列布线的剖视分层图。在图52中，数据传输总线被划分为一个第一数据传输总线TBLA和一个第二数据传输总线TBLB，且两数据传输总线TBLA和TBLB之一被数据传输选择电路131选定并连接到全局数据传输总线GTL。因全局数据传输总线GTL连接SRAM阵列120，可以在DRAM和SRAM之间相互传输数据，尽管在本实施例中，DRAM阵列被分隔为两个，也可以再分的更细一些。图53所示为DRAM被更细微地分隔的一个例子。这种结构具有图36和38所示的布局的特点。在图53中，DRAM阵列被划分为4个。且通过用第一数据转换选择器电路132操作数据传输总线的选择，和用第二数据转换选择器电路133操作全局数据传输总线GTL的选择在DRAM和SRAM之间传输数据，使直接转换系统和置位相关体系的转换系统可行。DRAM阵列可被分隔得更细。在此情况下，数据传输总线和第一数据传输选择器电路平行于全局数据转换总线相互连接。
图39所示为本发明所适用的半导体存储器件的阵列布局的另一例子。
图39中采用了与图36或38中所示的数据传输总线不同的布线层。由于连接设置在DRAM阵列上的数据传输总线和SRAM阵列的布线形成在与用于数据传输总线的布线层不同的布线层上。在图39中，SRAM阵列和SRAM列解码器邻接DRAM行解码器。在此例中，可以在由邻接DRAM阵列110的DRAM行解码器113选定的DRAM的任意行上的单元组与由SRAM行解码器选定的SRAM的一确定行上的单元组间传输数据，一个直接变换系统和置位相关体系的变换系统是可行的。
如图40所示，数据传输总线并不总是需与DRAM行解码器相邻，且只要DRAM阵列和SRAM阵列相连而使相互间可以数据传输，则SRAM列解码器和SRAM行解码器所处的位置就不受限制。
在诸如数据传输总线和全局数据传输总线等总线被制成不同布线层时，这些数据总线可以通过结合除了正常的金属布线外多晶硅布线，pol数据输入/输出cide布线，硅化物布线和/或高熔点金属布线等等，由不同的布线层构成。在这类情况下，根据布线电阻和过程限制，可将这些组合优化。如可以考虑第一铝布线层和第二铝布线层的组合或第一钨硅化合物布线层和第二铝布线层的组合。
2、[整体布局]图41所示为本发明所适用的半导体存储器件的一实施例的整体芯片布局。图41中所示的半导体存储器件包括一个×8位，2-存储体结构的64-M位DRAM阵列作为主存储部分，一个16K位SRAM阵列作为从存储部分和一个同步接口。然而还可将半导体存储器件以其它方式制造。
有一个包括一竖直中心部分和一十字形区域水平中心部分的，如图41中所示，每一个均具有一个16M位存储量的DRAM阵列110-1,110-2,110-3和110-4，被分别设置在由此十字形区域划分出的每个区域内。DRAM阵列110-1,110-2,110-3和110-4的整体存储量为64M位，DRAM行解码器113分别邻近DRAM阵列110-1和110-2的较低部分。类似地，DRAM行解码器113分别邻近DRAM阵列110-3和110-4的较高部分。SRAM阵列120-1,SRAM行解码器121和一个SRAM列解码器123被设置在DRAM阵列110-1和112-2之间。同样地，一个SRAM阵列120-2，一个SRAM行解码器121和一个列解码器123被设置在DRAM阵列110-3和110-4之间。数据传输总线穿过DRAM阵列110-1,SRAM阵列120和DRAM阵列110-2，从而可在被选定的DRAM单元组和被选定的SRAM单元组间传输数据。同样地，数据传输总线穿过DRAM阵列110-3,SRAM阵列120和DRAM阵列110-4，从而可在选定的DRAM单元组和选定的SRAM单元组间传输数据。
一个操作控制电路和数据控制电路等被设置在图41中其它部分。尽管也可以有其它的分布，但一个输入/输出信号端子被设置在图示实施例中的横向中心部分。
在图41中，主存储部分具有2-存储体结构。此结构的配置中，同时被选定的部分并不集中在一个部分，因此，当存储体A被选定时，DRAM阵列110-1及110-4被同时选定，而当选择存储体13时DRAM阵列110-2和110-3被同时选定。也即，如图48所示，DRAM阵列的分布使作用在内部电源布线VCC和内部地布线GND等等上的负载不至于过于片面地集中在某一部位。当然也可以使用DRAM阵列110-1和110-3作为存储体A和DRAM阵列110-2和110-4作为存储体B，以增加分隔的数量，从而分散被同时选定的区域或减少被同时选定的区域。
图42所示为本发明所适用的半导体存储器件的另一实施例的整体芯片配置。DRAM阵列110-1,110-2,110-3和110-4被分别设置于被分隔的四个区域内。DRAM阵列110-1,110-2,110-3和110-4，均具有16M位的存储容量并被分为存储体A和B以提供64M位的整体存储容量。DRAM行解码器113被设置为分别邻近DRAM阵列110-1和110-2的较低部分。类似地，DRAM行解码器113被分别邻近DRAM阵列110-3及110-4的上部设置DRAM阵列110-1和110-2之间及在DRAM阵列110-3和110-4之间，分别设置有SRAM阵列110-1,110-2,110-3和110-4,SRAM行解码器121和SRAM列解码器123。尽管在图42中，SRAM列解码器123在SARM阵列的两侧作为一个方框示出，也可以为每个SRAM阵列提供一个SRAM列解码器123。用于在一个选定DRAM单元组和一个选定SRAM单元组之间交换数据的数据传输总线传输DRAM阵列110-1和阵列120-1，从而可在此两阵列之间进行数据传输。同样地，数据传输总线被设置在其它DRAM阵列和其它SRAM阵列之间。
一个操作控制电路和一个数据控制电路等等被设置在图42的其它部分中。尽管其它分布也是可行的，一个输入/输出信号端子被设置在所示实施例中横向中心部分。
图43所示为本发明所适用的半导体存储器件的另一实施例的整体芯片配置。DRAM阵列110-1,110-2,110-3和110-4被分别设置于被分隔的四个区域内。DRAM110-1,110-2,110-3和110-4，均具有16M位的存储容量并被分为存储体A和B以提供64M位的整体存储容量。DRAM行解码器113被设置为分别邻近DRAM阵列110-1和110-2的较低部分。用于在一个选定DRAM单元组和一个选定SRAM单元组之间交换数据的数据传输总线穿过DRAM阵列并通过与数据传输总线不同的布线层与SRAM阵列相连。
一个操作控制电路和一个数据控制电路等等被设置在图43中的其它部分。
图44所示为本发明的所适用的半导体存储器件的另一个实施例的整体芯片配置。如图44所示，图43中的SRAM阵列，SRAM行解码器和SRAM列解码器的分布改变了。然而这种分布还可以进一步改变，只要保证在一个选定DRAM单元和一个选定SRAM单元组间可进行数据传输。
图45所示为本发明所适用的半导体存储器件的另一实施例的整体芯片配置。在图45中，图41中所示的配置结构中的两种通过更细微的划分主存储部分和从存储部分结合起来。此配置可以通过图41中所示结构的结合或利用图42中所示结构的结合构成。
附带一句，图45中所示的主存储部分是2-存储体结构，此结构中同时选定的部分并不集中于存储体A和存储体B的部分。所以，如图49所示，DRAM阵列的分布可使内部电源布线Vcc和一内部接地布线GND等上的负载不致于片面地集中在一部分上，当然，这可以分散或减少将被同时选定的区域。
图46所示为本发明的所适用的半导体存储器件的另一实施例的整体芯片分布。在图46中，数据传输总线相对于图45竖直伸展。尽管图46中所示的DRAM行解码器和SRAM行解码器为用于两侧的DRAM阵列和SRAM阵列的一组，也可提供DRAM行解码器给每一DRAM阵列，并向每一SRAM阵列提供SRAM解码器。
另外，DRAM行解码器的两侧的存储体可以通过如图47中所示的公共数据传输总线连接起来。
(7)各个方块的详细描述下面将详细描述图1中整体方框图的各个电路方块。应注意，下面的描述只是针对一个实施例，而本发明并不仅仅限于此例。
1、操作控制电路图54是操作控制电路150的电路图。
操作控制电路150由一个内部时钟发生器电路410，一个指令解码器420，一个控制逻辑430，一个地址控制电路440和一个模式寄存器450构成。
内部时钟发生器电路410针对外部输入信号CLK和CKE产生一个内部时钟信号iCLK。
内部时钟信号ICLK被提供给指令解码器420，控制逻辑430，地址控制电路440和数据控制电路以控制各个部分的时间分配。
指令解码器420包括一个用于接收各个输入信号的缓冲器421和一个指令判断电路422。/CS信号，/RAS信号，/CAS信号和/WE信号与内部时钟信号ICIK同步地被传输给指令判断电路421以产生一个内部指令信号iCOM。指令发生器电路421按在指令对应表中指示的方式响应各个输入信号并响应图10中所示的各个输入端状态。
控制逻辑430响应内部指令信号ICOM，内部时钟信号ICLK和寄存器信号iREG以产生操作由这些信号分配的操作所必要的控制信号。控制逻辑430包括可以产生各个控制信号的DRAM控制电路431，一个传输控制电路432和一个SRAM控制电路433。
当寄存器450从指令判断电路接收一个具体的寄存器写入信号时，其作用是保存由具体地址输入的数据结合限定的数据，并持续到又一个寄存器写信号被输入。当控制逻辑430操作时，要参考保存在寄存器内的数据。
2、DRAM部分[DRAM部分及数据传输电路]图55所示为图1中的DRAM部分和数据传输电路的具体结构。
在图55中，DRAM部分101包括多个设置成矩阵的动态存储单元DMC。每个存储单元DMC包括一个存储晶体管N1和一个存储电容器C1。一个恒定电势Vgg(1/2Vcc，等)施加在存储电容器C1的一端。另外，DRAM部分101包括与DRAM单元行连接的DRAM字线和与DRAM单元DMC连接的DRAM位线DBL。每条位线都配合一条补偿位线。DRAM单元DMC被分别设置在各个字线DWL和位线DBL的相交叉点上。对应于位线DBL,DRAM部分101包括与位线DBL对应的DRAM读出放大器DSA。读出放大器DSA的作用是探测并放大互配的位线之间的电势差，并被读出控制信号DSAP和DSAN控制。因为DRAM阵列具有一种×8-位，2-存储体结构并具有64M位的存储量，DRAM阵列包括字线DWL1-DWL8192，位线DBL1-DBL512和读出放大器DSA1-DSA512。这是对应于1存储体的×1位的结构。
DRAM部分101包括用以选择字线DWL1-DWL8192之一的DRAM行解码器113和用以产生DRAM内部行地址信号iADR0-iADR12和存储体选择信号iAD13的DRAM行控制电路115。另外，DRAM部分101包括一个利用DRAM列解码器114产生的DRAM位线选择信号DBS1-DBS4选择四个位线对之一的DRAM位线选择电路DBSW，并将该电路通过传输电路103连接数据传输总线TBL。另外DRAM部分101包括用于产生为DRAM列解码器所用的DRAM列地址信号iADC0-iADC6的DRAM列控制电路116。
图56所示为图41中的整体布局的DRAM阵列110-1的具体阵列结构的一个实例。
图56中，DRAM阵列被分为16个存储单元块DMB1-DMB16。再设置对应于各个存储单元块DMB1-DMB16的DRAM行解码器DRB1-DRB16和对应于(读出放大器+DDRAM位线选择器电路+数据传输电路)的块SAB1-SAB17。在本图中，每个存储单元块DMB1-DMB16在512行×2048列内具有1M位存储容量。应注意存储单元块的数量不仅仅限于16。
如图56中所示，当DRAM存储单元阵列被划分为多个部分时，每个位线的长度被缩短了。所以，在读出数据后位线的容量可以增加互配位线的电势差。另外，因为在操作过程中，只有对应于包括由行解码器选定字线的存储块的读出放大器被操作，就可以减少由位线的充电/放电所引起的功率消耗。
图57详细展示了图56中的配置的部分140(包括四对位线)中的传输总线和位线之间的连接关系。
在图57中，读出放大器DSA被设置为Z形，从而对应于1列的读出放大器DSA1位于一存储单元块的一端，对应于另一列的读出放大器DSA2位于存储单元块的另一端等等。采取这种读出放大器的Z型分布的原因是，尽管在现有处理工艺中可以将存储单元的尺寸小型化，但不能实现与存储单元小型化成正比的读出放大器的小型化，且没有空间来对应于位线间隔设置读出放大器时，这种分布是必要的。一个读出放大器DSA由两个存储单元块通过一个共享选择器电路共同使用。每个位线对被提供一个位线控制电路以均衡位线之间的电势差并预充电。位线控制电路可以由与读出放大器相同的两个存储单元块使用。
位线和数据传输总线通过由DRAM位线选择信号DBS1-DBS4选定的DRAM位线选择器电路DBSW1-DBSW4和使用均在图58中详细显示的转换晶体管SWTR的数据传输电路TSW1和TSW2相互连接。用于启动数据传输电路的数据传输启动信号TE1和TE2可通过图54所示的操作控制电路产生的传输控制信号和用于选择存储单元块的地址信号的逻辑操作获得。在图57中，因为位线通过DRAM数据传输电路和数据传输电路连接数据传输总线，一个未被启动的存储单元块的数据传输电路处于非连接状态，且相连的DRAM位线选择电路上没有负载。可以减小操作中的数据传输总线的负载。然而在图57中所示结构中，存在一个问题因为要分布数据传输电路并要设置用于传输启动数据传输电路的数据传输启动信号。芯片面积要增加。图59所示为可以解决这个问题的结构的实例。
在图59中，位线及数据传输总线仅仅通过DRAM位线选择信号DBS1-DBS4选定的DRAM位线选择电路DBSW1-DBSW4彼此相互连接。这种结构可以通过向产生DRAM位线选择信号DBS1-DBS4的DRAM列解码器中加入一个数据传输启动信号的逻辑以提供数据传输电路的功能来实现。尽管在操作中数据传输总线的负载增加了，仍可以使芯片面积非常小。
下面参照图55和57描述DRAM部分列选择的启动和数据传输操作。首先将描述DRAM部分的启动，在图55中，当作为图54中的操作控制电路产生的DRAM部分控制信号之一的DRAM行选择信号和内部地址信号iA0-iA13被输入DRAM行控制电路115时，产生存储体选择信号iAD13和内部DRAM行地址信号iADR0-iADR12并选定DRAM行解码器113分配的存储体的字线PWL。利用选定的字线DWL，保存在单元DMC中的数据被输出至位线DBL。读出放大器DSA响应读出放大器驱动信号DSAN和DSNP探测并放大互配位线间的电势差。在DRAM部分101中被同时启动的读出放大器的数据为512，且因为此DRAM部分为×8一位结构，被同时启动的读出放大器的总数量成为512×8=4096个。
下面描述DRAM部分的列选择和数据传输。图55中的DRAM列选择电路116被输入一个图54中的操作控制电路响应内部地址信号iA5和iA6产生的DRAM部分控制信号之一的控制信号并产生DRAM列地址信号iADC5和iADC6。DRAM列地址信号iADC5和iADC6被输入给DRAM列解码器114且在产生DRAM位线选择信号DBS1-DBS4和选定位线后，位线的数据通过图54中的操作控制电路产生的传输控制信号和选择存储单元块的地址信号之间的逻辑获得的数据传输启动信号TE传输给数据传输总线TBL。如图59中所示，利用DRAM列解码器内的数据传输启动信号的逻辑，可以提供数据传输电路功能，且DRAM位线选择信号DBS1-DBS4可以形成可使列选择和传输操作被同时操作的信号。
假设在图59中，选定了DRAM位线选择信号DBS1，则与传输控制信号同步的一个信号被输入给DRAM位线选择电路DBSW1且在位线DBL1和/DBL1上的被读出放大器DSA1放大的数据被传输至数据传输总线TBL1和/TVL1。图55中的DRAM部分101包括均在图59中显示的128个部分，且因为它具有×8一位结构，同时从位线传输至传输总线的数据总量为128×8=1024。这个被同时传输的数据量与其它位结构中的一样。
图60为DRAM行控制电路115的方框图。DRAM行控制电路115包括一个DRAM内部行地址锁存器电路460，一个多路复用器470，一个内部地址计数器电路480和一个刷新控制电路490。
在DRAM部分的常规启动中，DRAM行控制电路115从被输入了DRAM行地址锁存信号ADRL和内部地址信号iA0-iA13的地址锁存器电路460中输出DRAM内部行地址信号iADR0-iADR12和存储体选择信号iAD13，通过多路复用器470传输至DRAM行解码器113。
在刷新操作中，DRAM行控制电路115接收刷新控制信号，而刷新控制电路490操作内部地址计数器电路480以控制多路复用器470以输出来自内部地址计数器电路的选择信号。结果是DRAM内部行地址信号iADR0-iADR12和存储体选择信号iAD13被输出至DRAM列解码器113而无需地址信号的输入，内部地址计数器电路480每当刷新操作被操作时可根据一个预定方法自动加或减地址，实现全部DRAM行的自动选择。
图61所示为图55中的DRAM列控制电路和DRAM列解码器的一个具体实例。
图61中，DRAM列控制电路116包括一个DRAM内部列地址锁存电路495，而DRAM内部列地址信号iADC5-iADC6由内部地址信号iA5-iA6产生，且在数据的指令输入的一个时钟周期内接收的DRAM列地址锁存信号ADCL从DRAM单元传输至SRAM单元(预取传输操作)且数据从SRAM单元传输至DRAM单元(恢复传输操作)。DRAM列地址锁存器信号ADCL是图54中操作控制电路中产生的传输控制信号之一。另外，DRAM列解码器114将由DRAM列控制电路116产生的DRAM内部列地址信号iADC5-iADC6解码并输出在存储块选择地址信号和传输控制信号TE被启动时产生的DRAM列选择信号。所以，图57中所示数据传输电路的启动信号TE1和TE2是DRAM列解码器114的输出信号，且数据传输电路的功能将由下文描述的DRAM位线选择电路来操作。
图62至65所示为图59中DRAM位线选择电路的电路结构的具体实例。
图62所示为包括N沟道MOS开关晶体管(以下称NMOS晶体管)N200和N201的最简单的结构，其中DRAM位线DBL和数据传输总线TBL通过DRAM列选择信号连接。
图63所示为包括一开关晶体管电路的DRAM位线的另一结构，此电路包含具有连接各个互配DRAM位线的栅极并当DRAM位线DSL上的数据被传输至数据传输总线TBL和NMOS晶体管N212及N213时区别放大此数据，以通过预取传输DRAM列选择信号将放大信号传给数据传输总线的NMOS晶体管N210和N211。NMOS晶体管N210和N211的一端连接一固定电势如地电势。另外，当数据传输总线上的数据被传输至DRAM位线DBL时，DRAM位线选择电路包括由NMOS晶体管N214和N215构成的开关晶体管电路如图62中所示。且DRAM位线DBL和数据传输总线通过恢复传输DRAM列选择信号连接。
图64所示为包括一开关晶体管电路的DRAM位线的另一结构，此电路包含具有连接各个互配DRAM位线的栅极并当DRAM位线DSL上的数据被传输至数据传输总线TBL和NMOS晶体管N232及N233时区别放大此数据，以通过预取传输DRAM列选择信号将放大信号传给数据传输总线的NMOS晶体管N230和N231。如图63中的结构所示NMOS晶体管N230和N231的一端连接一固定电势如地电势。另外，当数据传输总线TBL上的数据被传输至DRAM位线DBL时，DRAM位线选择电路包括由NMOS晶体管N250和N251构成的开关晶体管电路如图63中所示。和用于通过一恢复传输DRAM列选择信号将放大的信号传输至DRAM位线的NMOS晶体管N234和N235,NMOS晶体管N250和N251的一端连接诸如地电动势这样的固定电势。
图65所示为使用单数据传输总线以实现图64中结构的DRAM位线选择电路的另一结构，在图65所示的结构中，一个NMOS晶体管N260并不差动放大DRAM位线DBL上的数据但却利用DRAM位线的电动势移置数据传输总线。一个NMOS晶体管N280也同样地操作。可替换地，在图62中的情况下，只利用一个开关晶体管电路即可构成。使用一个数据传输总线、布线布局变得简单，也可以减少数据传输总线间的噪音。
另外，如图63至65所示，在数据被DRAM位线或数据传输总线接收并被传输的结构中，DRAM位线能完全与数据传输总线分离。所以在一边产生的噪音很难传至另一边，且可实现高速操作。
图66所示为在图36中的布局中互配传输总线，DRAM位线选择电路和SRAM单元之间关系的指示图。
图66中，在DRAM单元阵列的一列上的存储单元通过DRAM位线选择电路连接数据传输总线，从而可在存储单元和SRAM单元阵列的一列上的单元之间进行数据传输。另外数据传输总线和SRAM单元阵列通过传输总线控制电路498彼此相连。数据传输总线控制电路498包括用以选择和连接设置在SRAM单元阵列两侧的DRAM阵列(本例中指存储体A和B)中的一个，从而只有被启动的存储体才可被连接，所以可以通过数据传输总线的负载的减少实现充电/放电电流的减少，且加快数据传输速度。另外，因为在交替操作两个存储体的数据传输存储体中的乒乓操作，一存储体的数据传输总线不与另一存储体的总线分离，如图67所示，则可以在两个存储体上同时操作数据传输，由此缩短有效的数据转化周期。
如前所述因为可立即由本实施例半导体器件传输的位线是1024位且数据总线的负载非常大，当全部数据传输总线的电压幅度被增至电源电压电平时，峰值电流及电流消耗变得很大，为了大大降低峰值电流及电流消耗，数据传输总线的电压幅度被限制为最大不超过电源电压的一半。
然而，如果数据传输总线的电压幅度很小，SRAM单元的数据必须由这样小的电势差放大，从而使数据转换速度降低一定程度。为了使只有SRAM单元部分内的数据传输总线TBLS的电压被充分转化，必须设置连接在差动放大的DRAM存储体内的数据传输总线TBLA和TBLB的栅极的差分放大电路。可替换地可设置用于只放大在其内部数据传输总线TBLA或TBLB被分离的DRAM存储体内的数据传输位线TBLS上的电压的读出放大器。不替换地，传输总线电路498包括一个用于均衡或预充电的电路。
3、SRAM部分[SRAM部分和数据输入/输出端的结构]图68所示为图1中所示对应于数据输入/输出端DQ的一位的SRAM部位的具体结构的一个例子。尽管本例具有16-K位，×8-位结构，本发明不限制于此，并可结合主存储器部分采取不同结构并具有相同的效果。
在图68中，SRAM部分包括SRAM存储体单元SML，每个都包括一触发器电路311，其也可为能存储静态数据的其它电路；连接电路312，其设置在触发器电路311的两侧上用于与数据传输总线TBL相连；及连接电路313，其也设置在触发器电路311的两侧上用于与SRAM位线SBL相连，如图69中所示。SRAM部分还包括SRAM行解码器121，用于产生用于启动连接电路312，并在DRAM单元和SRAM单元间传输数据的SRAM单元数据传输行选择信号TWL1～TWL16，以及用于执行读或写操作的SRAM单元读/写单元选择信号SWL1～SWL16；还包括SRSM行控制电路124，用于根据内部地址信号iA0～iA3及SRAM部分控制信号产生输入到SRAM行解码器121的SRAM内部行地址信号iASR0～iASR3。当然，也可以共同使用SRAM单元数据传输行选择信号TWL及SRAM单元读/写行选择信号SWL。用于均衡或预充电位线的SRAM位线控制电路303与用于产生数据输入/输出线SIO及SARM位线SBL的SRAM列选择电路304都连接到SRAM位线SBL。SRAM部分还包括用于产生输入SRAM列选择电路304的选择信号SSL1～SSL128的SRAM列解码器123，以及用于根据内部地址信号iA0～iA13及SRAM部分控制信号产生SRAM内部列地址信号iASC4～iASC10的SRAM列控制电路122。SRAM位线控制电路303还可以包括用于检测和放大SRAM位线SBL的电平的读出放大器电路。此外，数据输入/输出线ISO通过数据输入/输出电路308和读/写放大器307与外部数据输入/输出端DQ相连。数据输入/输出线SIO可对读和写分别提供不同的线路。
由于提供了用于数据传输的传输总线TBL和用于读的SRAM位线，可以在与数据传输操作无关的情况下执行读操作。
图70(a)～70(d)示出了图69中所示的SRAM单元的触发器电路311的具体电路。图70(a)示出了由P沟道MOS晶体管(此后称为PMOS晶体管)P100和P101及NMOS晶体管N100和N101构成的触发器电路，图70(b)示出了由电阻R100及R101和NMOS晶体管N100及N101构成的触发器电路，二者都通常用在SRAM中。图70(c)示出了由图70(a)中示出的结构加上由用于切断电源的控制信号PE和NE所控制的PMOS晶体管P102、NMOS晶体管N102以及平衡器电路315构成的触发器电路。可以省掉晶体管P102和N102中的一个以及平衡器电路315。图70(d)示出了与用在DRAM中的通常的读出放大器相类似的结构并包括多个触发器电路，每个触发器电路都具有图70(a)中所示的结构，并设置在行方向上，包括用于通过控制信号SPE控制接点316的PMOS晶体管P103、用于通过控制信号SNE控制接点317的NMOS晶体管N103、用于平衡接点316及317的平衡器电路318及如图70(c)中所示的一样设置在每个触发器电路中的平衡器315电源电压可以为由电源电压转换器电路产生的外部电源电压或内部电源电压。用于切断电源的PMOS晶体管及用地通过控制信号SPE控制接点316的PMOS晶体管P103分别可以为NMOS晶体管，在此情况下，控制信号PE及SPE的电平可以为内部产生的电源电压的电平，该内部产生电源电压的电平比由电源电压转换电路产生的电源电压高。
通过用图70(c)或70(d)中所示的触发电路降低流过触发器的电流，可以大大降低在传输操作中产生的噪音，此外，通过在平衡相对接点的同时进行数据传输，可以实现稳定高速的传输操作。
构成触发电路的晶体管并不特殊，其可以与用在外围电路或DRAM读出放大器中的相一致。[用于SRAM位线及数据传输总线的连接电路]图71到73示出了用于与SRAM位线SBL相连的连接电路的电路图。
图71示出了最简单的结构，其中包括NMOS开关晶体管N104及N105并通过读/写行选择信号SWL和SRAM位线SBL相连。
图72中所示的结构包括由具有与触发器电路的各相对端相连的栅极多NMOS晶体管N108及N109构成的开关晶体管电路用于差分地放大来自触发器电路的读取数据中的端子上的信号，以及用于通过读取行选择信号SRWL的SRAM位线SBL传送放大的信号NMOS晶体管N106及N107，。NMOS晶体管N108及N109的一些端子与诸如地电势的固定电势相连，在将数据写入触发电路中时，图72中的结构还包括由NMOS晶体管N110及N111构成的开关晶体管电路，如图71中所示，其通过写行选择信号SWWL将SRAM信线SBL与触发电路相连。
图73中所示的结构包括由NMOS晶体管N108和N109及NMOS晶体管N106和N107构成的开关晶体管电路，其中NMOS晶体管N108及N109具有与触发电路的各相对端相连的栅极，用于在图72中所示的情况下差分地放大来自触发电路的读取数据端子的信号，而NMOS晶体管N106及N107用于将放大的信号传送到SRAM位线SRBL，用于通过读行选择信号SRWL进行SRAM读取。NMOS晶体管N108及N109的一些端子与诸如地电势的固定电势相连。在触发电路中写数据时，图73中所示的结构还包括由NMOS晶体管N114及N115和NMOS晶体管N112及N113构成的开关晶体管电路，其中NMOS晶体管N114及N115具有与SRAM写位线对相连的栅极，用于差分放大触发电路中的写数据中SRAM写位线SWBL上的信号，而NMOS晶体管N112及N113用于通过写行选择信号SWWL将放大的信号传送到触发电路的相对端。NMOS晶体管N114及N115的各有一个端子与诸如地电势的固定电势相连。
在图72或73所示的结构中，其中的数据通过将触发电路的相对端或SRAM位线SBL与晶体管的栅极相连进行传输，可以将触发电路的相对端完全与SRAM位线SBL分开。因此，在一方产生的噪音很难传送到另一方，由此可以以高速的工作。
也可以用与图71、72或73中相同的方式构成与数据传输总线TBL的连接电路。[SRAM行控制电路]图74详细示出了图68中所示的SRAM行控制电路的电路结构。在图74中，SRAM行控制电路由SRAM内部行地址锁存电路350构成，而SRAM内部行地址信号iASR0到iASR3由内部地址信号iA0到iA3及锁存信号ASRL生成，锁存信号ASRL获取读/写指令输入的时钟周期中的内部地址信号，锁存信号ASRL为由图54中所示的操作控制电路产生的SRAM控制信号中的一个。[SRAM列控制电路]图75中详细示出了图68中所示的SRAM列控制电路的结构。
在图75中，SRAM列控制电路包括一个SRAM内部列地址锁存电路507、计数器电路506，其中内部列地址锁存电路507用于通过由在读/写指令输入的时钟周期产生的锁存信号ASCL锁存内部地址信号iA4到iA10，而计数器电路506用于通过控制信号SCE接收SRAM内部列地址锁存电路507的输出，并在针对SRAM进行读/写操作的脉冲期间通过可操作的内部计数终了信号CLKUP以预定顺序计数，而SRAM内部地址信号iASC4到iASC10被通过多路复用器508输出，其中多路复用器位于锁存电路507或计数器电路506的输出端。多路复用器508在读/写指令输入的时钟周期中选择锁存电路507的输出，并由控制信号SCSL控制，从而SRAM内部列地址信号可以尽可能高的速度输出。此外，根据本发明的SRAM列控制电路包括一数据输入/输出模式存储部分505，其为多个SRAM单元组(在此实例中，SRAM单元组按行分割)设置完全不同的数据输入/输出模式(例如脉冲宽度、数据输入/输出地址序列及延时等)，在上面提到的模式寄存设置(2)指令周期内(在此实施例中，虽然对各SRAM单元组只能设置脉冲宽度，也可为它们设置数据输入/输出地址序列、延迟等)根据内部地址iA0到iA13的状态提取数据输入/输出模式，并存储数据输入/输出模式。数据输入/输出模式存储部分505包括设置在各分割的SRAM单元组中用于产生根据内部地址iA0到iA13的状态而被接收的设置数据的接收逻辑502，为各接收逻辑设置的用于通过解码器电路501的输出接收各SRAM单元组的数据输入/输出模式的设置数据(接收逻辑502的输出)的寄存器503，其中解码器电路501的输出被在前述模式寄存设置(2)指令周期中产生的启动信号CRE选择，设置数据被地址iA0到iA3解码；以及多路复用器504，其用于传输寄存器503的一个输出，寄存器503通过使用解码电路509解码的信号，在读/写指令周期内通过选择控制来自SRAM内部行地址锁存电路350的输出iASR0到iASR3来存储SRAM单元组的设置数据。计数器电路506接收多路复用器504的输出，以各SRAM单元组中设置的数据输入/输出模式控制半导体存储器件。必须为将要设置的每个数据输入/输出模式设置数据输入/输出模式存储器部分505。内部计数终了信号CLKUP、启动信号CRE、控制信号SCE及SCSL和锁存信号ASCL都为由图54中的操作控制电路产生的SRAM部分控制信号。当然，也可以共用被输入到SRAM内部行地址锁存电路350中的锁存信号ASRL和被输入到SRAM内部列地址锁存电路中的锁存信号ASCL。
除了由模式寄存设置(2)指令周期为各SRAM单元组进行数据输入/输出模式存储部分的设置外，也可立即设置两个或多个SRAM单元组的同一设置数据，或如图10中所示在设置模式或寄存设置(2)指令的SRAM行数据中设置地址A4及A6的逻辑。例如，当A4=L及A5=L时，在每个SRAM单元组中设置数据输入/输出模式，当A4=H及A5=L时，在忽略掉SRAM行数据的最小2位的情况下在两个SRAM单元组中设置数据输入/输出模式。在此情况下，可在各种的组合中设置数据输入/输出模式存储部分505。此外，接收逻辑及寄存数503的数目不总是与各SRAM单元组的数目的相同，对多个SRAM单元组可共用一组接收逻辑502及寄存储器503，此外，地址iASR0到iASR3不总是来自SRAM内部行地址锁存电路350的信号，也可为其提供单独的电路。
此外，通过形成SRAM内部列地址锁存电路507及多路复用器508可以高速地产生内部地址信号，从而在内部地址与内部时钟信号iCLK间的逻辑与外部基准时钟信号同步后立即输出内部地址，如图76中所示，在图76中，INTAi及/INTAi为来自计数器电路506的地址信号，而EXTAi及/EXTAi为从内部地址信号iAi产生的地址信号，这些信号由控制信号SCSL及/SCSL和脉冲控制信号进行切换，SCSL为控制信号，而/SCSL为具有与控制信号SCSL相反相位的控制信号。图77示出了此电路的一个操作实例。在此电路结构中，在内部时钟iCLK的延迟时间，内部地址信号数据输入/输出i对应于反相器的一级输出并被最小化，内部地址信号数据输入/输出i及数据输入/输出iB全为地址脉冲信号输出。[SRAM列解码器及数据控制电路结构]图78示出了SRAM列解器123及数据控制电路的结构，电路结构包括第一列解码器390及第二列解码器391，而SRAM列选择信号iASC被顺序地传送到这些列解码器，第一和第二列解码器分别与第一列地址缓冲器392及第二列地址缓冲器393相连，来自第一和第二列解码器的选择信号线SSL在列方向上并列设置，与数据输入/输出线SIO相关的第一数据锁存电路395及与数据输入/输出线SIO相关的第二数据锁存电路396也被相应地提供。
图79示出了SRAM列解码器的内部操作时序。各个列地址缓冲器在CLK信号的基础上执行列解码器选择信号(iASC-1到iASC-2)。也即，当如在脉冲模式下要连续执行列地址选择时，第一列解码器及第二列解码器轮流工作。由各个列解码器选择的列(SSL-l及SSL-2)的数据顺序地输出到相应的数据输入/输出线(SIO-1及SIO-2)。这些数据输入/输出线的工作周期为请求周期时间的两倍，且第一数据锁存电路395及第二数据锁存电路396暂时地保存数据。这两组数据在被请求的周期时间内在数据从缓冲器从数据输入/输出端DQ输出前是同步的。
通过应用上述的结构，在不提高内部工作周期速度的情况下可以提高连续数据输出及/或连续数据写入的周期速度。这在同步的双数据率(DDR)的DRAM中也是存在的。[包含数据输入/输出端的SRAM部分的其它结构]图80示出了在包括数据输入/输出端的SRAM部分为为×8-位结构情况下的另一种结构示意图。在数据从SRAM输出的情况下，所选列的SRAM单元的数据输出到各数据输入/输出线SIO所选行的数据输入/输出线SIO与全局数据输入/输出线GIO相连且数据被传送到相应的数据放大器153。此后，数据通过读/写总线RWL、数据锁存电路151及数据缓冲器152到达数据输入/输出端DQ由于SRAM部分具有×8位结构，8组数据输入/输出电路同时工作并输出8位数据。数据被沿着与数据读取路径相反的路径写入SRAM单元通过应用这种包括数据输入/输出线SIO及全局数据输入/输出线GIO的电路结构，每个SRAM单元的SRAM行选择变得不必要，SRAM行选择信号线的负载被降低，且SRAM单元的高速数据输入/输出变为可能。此外，通过用此结构，数据输入/输出线SIO的负载不增加，从而即使在SRAM单元行的数目增加时也可实现高速工作。[SRAM列冗余电路]图81示出了用于与一个输入/输出端DQ对应的SRAM单元阵列的SRAM列冗余电路的结构示意图。在图81中，冗余SRAM单元列设置在SRAM单元阵列的上端。冗余数据输入/输出线从SRAM单元阵列通过SRAM行选择开关向上延伸，而通常的(非冗余)数据输入/输出线从SRAM单元通过另一个行选择开关向下延伸。全局数据输入/输出线设置在SRAM阵列的上部，并与冗余数据放大器入写缓冲器相连，通常的(非冗余)全局数据输入/输出线设置在SRAM阵列的下部，并与通常的数据放大器及写缓冲器相连。通过切换全局数据输入/输出线或切换数据放大器及写缓冲器，执行从SRAM单元阵列到冗余SRAM单元列的切换。通过此结构，对每个输入/输出端DQ的SRM阵列到冗余单元列的切换变为可能，从而即使在切换到冗余单元列时也可消除对于冗余单元列的存取时间的差别。虽然在此例中，冗余SRAM单元列、数据输入/输出线及全局数据输入/输出线设置在SRAM单元阵列的上部，但它们的结构并不限于此。(8)其它1．电源电压[提供给DRAM及SRAM的电源电压]图82示出了连接到DRAM列阵部分及SRAM阵列部分的电源的结构实例。
在图82中，此半导体存储器件包括在外部电源电压VEXT的基础上产生内部电源电压VINT的电源电压转换电路603，内部电源电压提供VINT给DRAM阵列部分601而外部电源电压VEXT直接提供给SRAM阵列部分602。在最近的DRAM中，增加了工艺的小型化且存储单元的击穿电压也变低了，为了解决此问题、通常地将存储单元阵列中的电源电压设置得比外部电源电压低。然而，在具有低电源电压的情况下，对晶体管的驱动能力要求降低。这对高速工作造成了障碍，在此实施例中，与DRAM阵列部分相比SRAM阵列部分的小型化受到了限制，并通过将外部电源电压VEXT提供用在SRAM部分中可以实现SRAM部分的高速工作，例如，SRAM单元中写数据中的写速度如图84中所示在外部电源电压VEXF=3.3V及内部电源电压VINT=2.5V的情况下可增加41％，图84为电源电压与SRAM单元中数据写时间的依赖关系的模拟结果。
图83示出了与DRAM阵列部分和SRAM阵列部分相连的电源结构的另一实施。
在图83中，此半导体存储器件包括用于在外部电源电压VEXT的基础上产生第一内部电源电压VINT1及第二内部电源电压VINT2的电源电压转换电路603，第一内部电源电压VINT1被提供给DRAM阵列部分601而第二内部电源电压VINT2被直接提供给SRAM阵列部分602。在此情况下，通过使第二电源电压VINT2比第一电源电压VINT1高可获得与图82中所示的结构的同样效果，在此情况下，可以使用两个电源电压转换器603用于分别产生第一内部电源电压VINT1及第二内部电源电压VINT2。
对于与电源电压相关的基片电势，依据构成主存储部分及从存储部分的存储单元的种类需考虑到各种情况，例如，当存储部分由动态存储单元构成时，可以用基片的电势作为主存储部分地电势或作为此基片其它地区低的主存储部分，从存储部分及双双向数据传输电路的电势，可通过在P型基片内形成P槽、N槽及更深的N槽获得这此基片电势。2．其它功能的描述[功能1复印传输]根据本发明的半导体存储器件具有在同一列上的存储单元间数据传输的功能，例如在图68中的存储单元SMC1与存储单元SMC16之间切换。
通过此功能，可以比从DRAM传输的速度高很多的速度将SRAM单元阵列中一行的一单元数据复制到另一行。此外，执行此功能时不会影响针对DRAM的数据传输工作。
下面将参考图68描述从包括存储单元SMC1的一行单元到包括存储单元SMC16的一行的单元数据传输操作。首先，启动SRAM单元读/写行选择信号SWL1并将包括存储单元SMC1的一行的单元的数据传送到各个SRAM位线，此后，启动SRAM单元读/写行选择信号SWL16并将各位线的数据传送到包括存储单元SMC16的一行的单元并重写单元数据。由于用SRAM位线传送数据，在包括存储单元SMC2的一行的单元间的数据传输被SRAM单元数据传输行选择信号TWL2选择，而DRAM单元可用数据传输总线TBL执行，而与从包括存储单元SMC1的行的单元向包括存储单元SMC16的一行的单元的数据传输无关。通过输入指令进行这些操作，因此，必须加上用于指定传输SRAM单元组和传输SRAM单元组的指令。[功能2暂时单元传输]在图68中所示的SRAM阵列部分的结构中，当在指定的SRAM单元中存在数据且该数据通过从另一行的DRAM单元进行数据传输(预取传输操作)被最新读取时，写入SRAM单元的数据通过暂时将数据传输到DRAM(恢复传输操作)被读取，然后执行另一行的DRAM的数据传输(预取传输操作)，将数据传输到DRAM的周期时间用tRC表示，而将数据从DRAM单元传输到DRAM单元(预取传输操作)直到读出SRAM单元的数据的时间用tRAC表示需要tRC+tRAC的时间未完成数据读取操作。但可以通过提供下面的功能进行高速的数据读取。图85示出了实现此功能的SRAM阵列部分的具体结构的例子。
在图85中，其结构基本与图68中的相同，区别在于图85中示出的结构包括另外的一行暂时SRAM单元及通过控制信号TCSL用于选择暂时单元行的选择电路309，控制信号TCSL为由图54中所示的操作控制电路产生的传输信号中的一个，并当执行向暂时单元的数据传输时产生。另外，也可这样构成SRAM单元，即，现存SRAM单元中的一个可被选择作为暂时SRAM单元行或加入多个暂时SRAM单元行。
下面将参考图86进行说明在图85中，当通过将包括存储单元SMC1的一行的存储单元的数据传输(复制)到包括暂时存储单元SMCD的一行的存储单元并将数据从DRAM单元传输(预取)到包括存储器单元SMC1的一行的单元时读取SRAM单元的数据。
首先，输入启动指令以选择具有要被读出数据的某一DRAM单元。然后，当输入用于将数据传输到暂时SRAM单元的新加指令时(暂时单元复制指令)，启动控制信号TCSL。通过SRAM行地址启动SRAM单元读/写行选择信号SWL1，该SRAM行地址是与传输数据的指令同时输入的，而包括存储单元SMC1的一行的单元的数据被传送到各个SRAM位线。此后，通过控制信号TCSL启动SRAM暂时单元读/写行选择信号SWLD，而各线的数据被传送到包括暂时存储单元SMCD的一行的存储单元以重写单元数据，此操作与在[功能1]里描述的SRAM单元阵列的某一行单元数据的复制操作相同。通过此操作，可以暂时存储将要传送到DRAM的单元数据。然后，输入预取指令执行从DRAM单元到包含存储单元SMC1的一行的单元的数据传送，以把要读出的数据传送到SRAM存储单元。然后，输入从SRAM单元读取数据的读指令。如上所述。可以去掉时间tRC并在时间tRAC读取数据，此后，被传送到暂时单元的数据被传输到DRAM(暂时单元恢复传输操作)。[功能3多行的同时传输]根据本发明的半导体存储器件当在DRAM的所选行中的单元组的数据被传送到SRAM部分时通过同时选择多行的SRAM单元组传送同一数据。
此功能可通过加入简单电路实现在图68中，通过加入由新加入指令生产的控制信号足以启动多个SRAM单元数据传输行选择信号，用于对SRAM行控制电路124执行上述功能并通过控制信号控制SRAM内部行地址信号。[功能4自动连续预取/恢复传输]当在所选行的DRAM单元的数据中，由DRAM列解码器选择的DRAM单元组被传送到SRAM部分时，半导体存储器件可具有减少数据传输总时间的功能，它是通过用多个指令不重复数据传输而是通过一个指令用与预定片内延迟时间对应的间隔连续重复传输操作实现的。
图87示出了与此功能相关的内部操作的一个实例。在此实施例中，假设每行中的DRAM单元通过DRAM列解码器被分成四个DRAM单元组。然而，也可将DRAM单元分成任意数目的DRAM单元组。
在图87中，当输入限定此功能的新加入的指令时(预取(2)指令)，用与芯片内的预定延迟时间对应的间隔连续产生四个内部计数终了信号。用于产生内部列地址信号的DRAM列控制电路及用于产生SRAM内部行地址信号的SRAM行控制电路分别被设置有计数电路，与指令同时输入的DRAM地址及SRAM行地址被最初内部计数终了信号接收而各个地址被后读的内部计数终了信号顺序计数，在四个内部计数终了信号的周期内传输各个数据。
类似地，当多个SRAM单元组的数据被传送到由DRAM行解码器和DRAM列解码器选择的多个DRAM单元组时，半导体存储器件可具有分别传送多个DRAM单元组的功能，它不是通过用多个指令重复数据传输，而是通过一个指令用于片内预定延迟时间对应的间隔连续重复传输操作。实现此功能的方法与前述功能类似，用与片内预定时间对应的间隔连续产生内部计数终了信号并在DRAM列控制电路中提供计数电路用于产生内部外地址信号而SRAM行控制电路用于产生SRAM内部行地址信号。[功能5多行连续读/写]根据本发明的半导体存储器件具有根据通过一个指令，用预定的间隔连续为多行的SRAM单元组预定的顺序读/写多行的SRAM单元组的所有数据功能。
通过此功能，DRAM的一行的单元数据被保存在多个SRAM单元组中时，可以以预定顺序连续读/写DRAM的一行的所有单元数据，从而，存储控制器及/或用于控制半导体存储器件的芯片组减少，并可以进行后续的以及其它SRAM单元组及DRAM部分的操作。此外，当此功能与功能4一起使用时还可具有其它效果。
图88示出了用于实现此功能的SRAM行控制电路的具体结构。
在图88中，此SRAM行控制电路通过增加一个计数器电路351和一个多路复用器352构成，其中计数器电路351用于通过控制信号SRE接收图74中所示的SRAM内部行地址锁存电路350的吸收并当SRAM列地址变成最前序地址时用于通过所产生的内部计数终了信号SRUP以一预定的地址顺序计数输出，而多路复用器352用于向SRAM内部行地址锁存电路350通过锁存电路350及计数电路350中的一个输出。通过控制信号SRSL控制多路复用器352这样在输入读/写指令时其在时钟周期内选择锁存电路350的输出，并尽快输出SRAM内部行地址信号，当限定此功能的新加入的指令被输入到图75中所示的计数电路506时，SRAM列控制电路具有从所接收的列地址向最前地址顺序移位的功能。
图89示出了此功能的读功能的内部操作实例在图89中，当输入限定此功能的新加入的指令(读12指令)时，控制信号SRSL被生成而SRAM内部行地址锁存电路350的输出通过多路复用器352变为SRAM内部行地址iASR0到iASR3，并通过控制信号SRE被吸收到计数电路351中。此后，列地址与基准时钟信号CLK同步增加而计数器351在当计数变为最前序地址时通过所产生的内部计数终了信号SRUP增长行地址。在计数变为最前序地址后通过控制信号SRSL控制多路复用器352而计数器电路351的输出变为SRAM内部行地址iASR0到iASR3。因此，通过顺序地移位行及列地址，从而可以连续地读取多行的SRAM单元组的所有数据。
图54中示出了通过控制控制电路所产生的作为SRAM部分控制信号的内部计数终了信号SRUP，控制信号SRE及控制信号SRL。[功能6实时模式设置]根据本发明的半导体存储器件具有设置数据输入/输出模式(如脉冲宽度、数据输入/输出地序顺序及延迟等)的功能，同时当通过输入指令针对SRAM单元单元进行读/写操作时输出读/写指令。
通过此功能，可以大大减少为控制本发明的半导体存储器件而设置的控制器及芯片的负载并提高系统性能，这是因为其可以在每次请求此模式时指定不同的数据输入/输出模式。
图90示出了根据此功能的读(3)/写(3)指令与各输入端状态的对应关系表。在图90中所示的表与图10中所示的表的区别在于脉冲宽度选择被指定给在读/写指令输入时未使用的地址端A11、A13及A13。因此，根据3-位地址端的状态，可以与读(3)/写(3)指令输入的同时选择/指定图26所示的脉冲宽度虽然在此实施例中指定了脉冲宽度选择，也可以类似的方式指定数据输入/输出模式(诸如数据输入/输出地址序列、延迟等)。
图91示出了当用此功能时的一个操作实例，在图91中，数据输入/输出地址序列被顺序设置而延迟被设置为2，并在读(3)指令输入时通过地址信号A11到A13(内部地址信号iA11到iA13)改变脉冲宽度。这可通过根据设置的脉冲宽度通过控制图75中所示的SRAM列控制电路中的计数电路并与在通常的SDRAM中一样通过控制SRAM内部列地址iASC4到iASC10来实现。[功能7自动恢复/预取传输]此外，根据本发明的半导体存储器件在数据被从DRAM单元组传送到SRAM单元组后还具有将另一SRAM单元组的数据传送到DRAM单元组的功能，为了实现此功能，在数据传输时，只需要保持DRAM地址及DRAM列地址，因此，通过使用图60中所示的DRAM内部行地址锁存电路及图61中所示的DRAM内部列地址锁存电路。实现此功能，此外，通过对每个存储体提供此锁存电路，不同存储体的交替存取成为可能。因此，恢复传输操作时无需指定DRAM行地址及DRAM列地址从而用于恢复操作的有效时间缩短了，从而在存储控制器中的控制及设置用于控制半导体存储器件的芯片变简单了，负载降低且系统性能提高。
完全类似地，根据本发明的半导体存储器件在数据从DRAM单元组传送到SRAM单元组后，还具有将另一DRAM单元组的数据传送到SRAM单元组的功能。
根据本发明，在包含多个处理器件(存储主体)的系统中，可以获得具有主存部分及存储部分的半导体集成电路器件，其为了提高整个系统的工作速度在即使当存在来自多个存储主体的存取请求时也不会减少高速缓存存储器位的情况下对应于多个存取请求被分配。
权利要求
1.一种半导体存储器件包括一个由多行多列设置的存储单元构成的主存储部分，一个由多行多列设置的多个存储单元构成的从存储部分，及用于通过数据传输总线分别连接所述主存储部分和所述从存储部分的双向数据传输电路，其特征在于，所述主存储部分的存储单元区域内的所述数据传输总线与一列方向上的位线平行设置，并通过列选择电路连接所述位线。
2.如权利要求1所述的半导体存储器件，其特征在于用于控制所述列选择电路的信号布线垂直于所述传输总线。
3.一种半导体存储器件包括一个由多行多列设置的存储单元构成的主存储部分，一个由多行多列设置的多个存储单元构成的从存储部分，及用于通过数据传输总线分别连接所述主存储部分和所述从存储部分的双向数据传输电路，其特征在于所述主存储部分由多个存储单元阵列构成，所述数据传输总线安设于每一存储单元阵列，选择电路分别设置在所述数据传输总线和所述从存储部分的所述存储单元阵列之间，所述选择电路由所述存储单元阵列的选择信号控制。
4.如权利要求3所述的半导体存储器件，其特征在于，所述主存储部分由多个存储单元阵列构成，所述从存储部分设置在至少两个所述存储单元阵列之间且所述数据传输总线被设置在从存储部分的两侧的选择器电路选定并被所述存储单元阵列的选择信号控制。
5.如权利要求3所述的半导体存储器件，其特征在于，多个所述存储单元阵列属于不同的存储体。
6.如权利要求5所述的半导体存储器件，其特征在于，所述半导体存储器件具有的一种功能是，即使在连接所述存储体之一和所述从存储体部分的数据传输总线被选定和一数据传输操作正在执行时，也可以使另一个传输数据在其它所述存储体里及在一条非选定数据传输总线上处于一种等待状态。
7.如权利要求1所述的半导体存储器件，其特征在于所述数据传输总线形成于至少两个布线层内。
8.如权利要求1所述的半导体存储器件，其特征在于，所述从存储体部分由具有双端口的静态存储单元构成，所述存储单元的存储节点通过第一连接电路连接所述数据传输总线，且所述存储节点通过一第二连接电路与连接所述从存储部分和一输入/输出电路的总线连接。
9.如权利要求8所述的半导体存储器件，其特征在于，所述数据传输总线连接所述从存储部分，且所述连接从存储部分的所述总线和所述输入/输出电路平行地设置在一从存储部分区域内。
10.如权利要求1所述的半导体存储器件，其特征在于，所述主存储部分具有这样一种结构在其中，在具有作为一传输单位的一行数据的1/n(n=2m,m是大于或等于1的整数)的所述从存储部分的多个所述存储单元组之间进行数据传输，所述主存储部分的数据传输单位的所述位线具有这样一种结构其中具有不同的数据传输单位或几组均包含相同输入/输出数据的几条线或几对线被连续设置。
全文摘要
一种半导体集成电路器件包括一个由多行多列设置在存储单元构成的主存储部分,一个由多行多列设置的多个存储单元构成的从存储部分,及用于通过数据传输总线分别连接所述主存储部分和所述从存储部分的双向数据传输电路,其中所述主存储部分的存储单元区域内的所述数据传输总线位与一列方向上的位线平行设置,并通过列选择电路连接所述位线。所以,本发明的半导体集成电路器件具有一个适用于从多个数据处理器存储取数据的主存储器。
文档编号G11C8/16GK1212431SQ98119638
公开日1999年3月31日 申请日期1998年9月16日 优先权日1997年9月16日
发明者前迫勇人, 山本康树, 松井义德, 榊原贤一 申请人:日本电气株式会社