半导体集成电路器件及驱动其的方法

半导体集成电路器件及驱动其的方法
【专利摘要】公开了一种具有用于检测半导体器件的退化的功能的半导体集成电路器件及驱动其的方法。半导体集成电路器件包括：NMOS晶体管，电耦接到PMOS晶体管且被配置为与PMOS晶体管一起构成反相器；第一应力施加单元，电耦接到PMOS晶体管，且被配置为施加应力到PMOS晶体管；以及第二应力施加单元，电耦接到NMOS晶体管，且被配置为施加应力到NMOS晶体管。
【专利说明】半导体集成电路器件及驱动其的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2015年I月30日向韩国知识产权局提交的申请号为10-2015-0015408的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
[0003]本发明构思涉及一种半导体集成电路器件及驱动其的方法，更具体地，涉及包括用于检测半导体器件的退化的功能的半导体集成电路器件及驱动其的方法。
【背景技术】
[0004]致使半导体器件退化的偏压-温度不稳定(在下文中称作BTI)特性可以降低半导体器件的寿命。
[0005]目前，为了检测BTI特性，通过施加各种应力源到CMOS反相器电路来测量退化程度。在BTI的退化程度可以根据应力电压、温度或波转换周期等而改变。在其中接收到应力的晶体管的特性(例如，阈值电压和驱动电流Idsat等)可以改变。
[0006]众所周知，CMOS反相器被配置为NMOS晶体管和PMOS晶体管的组合。因此，当应力施加到CMOS晶体管时，基于输出节点(其为NMOS晶体管和PMOS晶体管的连接节点)中的电流的量来测量CMOS反相器的退化程度。
[0007]通过上述的方法仅可以呈现NMOS晶体管和PMOS晶体管的综合应力，而难以测量NMOS晶体管和PMOS晶体管中的每个的退化程度。

【发明内容】

[0008]根据一个实施例，提供有半导体集成电路器件。半导体集成电路器件可以包括:NMOS晶体管，电耦接到PMOS晶体管，且被配置为与PMOS晶体管一起构成反相器。半导体集成电路器件也可以包括:第一应力施加单元，电耦接到PMOS晶体管，且被配置为施加应力到PMOS晶体管。半导体集成电路器件也可以包括:第二应力施加单元，电耦接到NMOS晶体管，且被配置为施加应力到NMOS晶体管。
[0009]根据一个实施例，提供有半导体集成电路器件。半导体集成电路器件可以包括:反相器，包括PMOS晶体管和NMOS晶体管。半导体集成电路器件也可以包括:输入单元，被配置为将输入信号传送到PMOS晶体管和NMOS晶体管的栅极。半导体集成电路器件也可以包括:第一应力施加单元，电耦接在PMOS晶体管的栅极与漏极之间，且被配置为施加应力到PMOS晶体管。半导体集成电路器件也可以包括:第二应力施加单元，电耦接在NMOS晶体管的栅极与漏极之间，且被配置为施加应力到NMOS晶体管。而且，半导体集成电路器件可以包括:第一输出端子单元，从反相器的输出节点引出。半导体集成电路器件也可以包括:第二输出端子单元，从PMOS晶体管的源极节点引出。此外，半导体集成电路器件也可以包括:回路形成单元，被配置为将NMOS晶体管的源极节点与第二输出端子单元电耦接。
[0010]根据一个实施例，提供有测量包括PMOS晶体管和NMOS晶体管的反相器结构中的PMOS晶体管和NMOS晶体管中的每个的退化程度的方法。所述方法可以包括:在其中流经NMOS晶体管的电流路径被阻断的情形下测量初始的流经PMOS晶体管的第一电流路径。所述方法也可以包括:通过对PMOS晶体管提供具有负电平的栅极-漏极电压来施加应力到PMOS晶体管。所述方法也可以包括:测量流经在其中接收到应力的PMOS晶体管的第一电流路径。所述方法也可以包括:通过第一电流路径中的变化来测量PMOS晶体管的退化程度。[0011 ] 根据一个实施例，提供有半导体集成电路器件。半导体集成电路器件可以包括:第一晶体管和第二晶体管，通过第一电源电压或第二电源电压来驱动，且电耦接以作为反相器来在应力施加模式中被驱动。半导体集成电路器件也可以包括:选择切断电路单元，选择性地电耦接到第一晶体管和第二晶体管，且被配置为允许在测量模式中分开测量第一晶体管和第二晶体管的退化程度。
【附图说明】
[0012]图1是根据本发明构思的一个实施例的解释半导体集成电路器件的构思的示意性电路图；
[0013]图2是图示根据本发明构思的一个实施例的半导体集成电路器件的电路图；
[0014]图3是图示图2中的第一应力施加单元的内部电路图；
[0015]图4是图示用于图2和图3中的电路操作的信号的时序图；
[0016]图5是图示图2中的第二应力施加单元的内部电路图；
[0017]图6是图示用于图2和图5中的电路操作的信号的时序图；
[0018]图7是图示根据本发明构思的半导体集成电路器件的电路图；
[0019]图8是图示图7中的振荡信号发生单元的详细电路图；
[0020]图9是图示根据本发明构思的半导体集成电路器件的电路图；
[0021]图10是图示根据本发明构思的半导体集成电路器件的电路图；
[0022]图11是图示图10中的半导体集成电路器件的详细电路图；
[0023]图12是根据本发明构思的一个实施例的解释施加AC输入信号时半导体集成电路器件的操作的时序图；
[0024]图13是根据本发明构思的一个实施例的解释施加DC输入信号时半导体集成电路器件的操作的时序图；
[0025]图14是根据本发明构思的一个实施例的解释半导体集成电路器件的退化测量操作的时序图；
[0026]图15是图示根据本发明构思的一个实施例的测量半导体集成电路器件的PMOS晶体管的退化程度的方法的流程图；
[0027]图16是图示根据本发明构思的一个实施例的测量半导体集成电路器件的NMOS晶体管的退化程度的方法的流程图；
[0028]图17是图示根据本发明构思的一个实施例的存储卡的例示的示意图；
[0029]图18是图示根据本发明构思的一个实施例的电子系统的例示的框图；
[0030]图19是图示根据本发明构思的一个实施例的数据储存装置的例示的框图；
[0031]图20是图示根据本发明构思的一个实施例的电子装置的例示的框图。
【具体实施方式】
[0032]在下文中，将参照附图来更详细地描述各种实施例。在本文中参照为实施例(以及中间结构)的示意性图示的横截面图示来描述各种实施例。同样地，将预期到由于例如制造技术和/或容限导致的图示的形状的变化。因此，各种实施例不应被解释为局限于本文中图示的区域的特定形状而可以包括由例如制造所导致的形状上的偏差。在附图中，可以为了清楚而将层与区域的长度和大小夸大。在附图中相同的附图标记表示相同的元件。还理解当称一层在另一层或衬底“上”时，其可以直接在另一层或衬底上，或者也可以存在中间层。
[0033]参照为发明构思的实施例的示意性图示的横截面图示和/或平面图示来描述发明构思。然而，本发明构思的实施例不应被解释为局限于该发明构思。尽管将示出并描述本发明构思的若干实施例，但本领域普通技术人员将理解，在不脱离本发明构思的原则和精神的情况下，可以在这些各种实施例中做出改变。
[0034]参见图1，根据本发明构思的一个实施例的退化特性检测装置100可以包括:反相器，包括PMOS晶体管PM和NMOS晶体管NM ;第一开关单元SWl ;第二开关单元SW2 ;第一输出端子单元DQ〈0> ;以及第二输出端子单元DQ〈1>。
[0035]第一开关单元SWl可以电耦接在PMOS晶体管PM与为反相器的输出节点的第一节点NI之间。而且，第二开关单元SW2可以电耦接在第一节点NI与NMOS晶体管匪之间。
[0036]第一输出端子单元DQ〈0>可以从第一节点NI引出。此外，第二输出端子单元DQ〈1>可以从与PMOS晶体管PM的源极相对应的第二节点N2引出。
[0037]退化特性检测装置100还可以包括:回路形成单元110，被配置为将NMOS晶体管匪的源极(在下文中被称作第三节点N3)与第二输出端子单元DQ〈1>电耦接。例如，回路形成单元110可以为用于将第二输出端子DQ〈1>与NMOS晶体管匪的源极电耦接的导线。
[0038]在一个实施例中，PMOS晶体管PM和NMOS晶体管匪可以通过输入信号IN的端子来接收应力。
[0039]当选择性地操作第一开关单元SWl和第二开关单元SW2时，可以根据PMOS晶体管PM和NMOS晶体管匪的退化程度而在第一输出端子单元DQ〈0>和第二输出端子单元DQ〈1>之间选择性地形成第一电流路径Ppath和第二电流路径Npath。
[0040]例如，当第一开关单元SWl闭合而PMOS晶体管关断时，在第二输出端子单元DQ〈1>与第一输出端子DQ〈0>之间可以通过PMOS晶体管PM而形成第一电流路径Ppath。PMOS晶体管自身的退化程度可以通过第一电流路径Ppath中的电流量来确定。那时，第一开关单元SWl和第二开关单元SW2被设计为使得当第一电流路径Ppath形成时，第一开关单元SWl闭合而第二开关单元SW2断开。相应地，第二电流路径Npath未形成。
[0041]当第二开关单元SW2闭合而NMOS晶体管关断时，在第二输出端子单元DQ〈1>与第一输出端子单元DQ〈0>之间通过回路形成单元110和NMOS晶体管而形成第二电流路径Npath0 NMOS晶体管自身的退化程度可以通过第二电流路径Npath中的电流量来测量。那时，第一开关单元SWl和第二开关单元SW2被设计为使得当第二电流路径Npath形成时，第一开关单元SWl断开而第二开关单元SW2闭合。结果，第一电流路径Ppath未形成。
[0042]如上，可以在PMOS晶体管PM和NMOS晶体管匪关断的情形下执行对第一电流路径Ppath或第二电流路径Npath的测量。在第一开关单元SWl和第二开关单元SW2被选择性地驱动、而输入信号IN逐渐增加的情形下，电流路径Ppath和Npath可以选择性地形成。
[0043]参见图2，一个实施例中的退化特性检测装置100还可以包括:第一应力施加单元120、第二应力施加单元130以及第三开关单元SW3和第四开关单元SW4。第三开关单元SW3可以位于第二输出端子单元DQ〈1>与第二节点N2之间。第四开关单元SW4可以位于例如第二输出端子单元DQ〈1>与第三节点N3之间的回路形成单元110中。
[0044]第一应力施加单元120可以电耦接在PMOS晶体管PM的栅极与漏极节点N4之间。第一应力施加单元120也可以形成应力提供条件使得PMOS晶体管PM的栅极-漏极电压Vgd ( = VG-VD)具有负电平。
[0045]例如，如图3中图示的，第一应力施加单元120可以包括传输门TMl和NMOS晶体管 Nml 0
[0046]众所周知，传输门TMl可以配置为NMOS晶体管匪I和PMOS晶体管PMl。NMOS晶体管匪I可以通过第一控制信号ro来驱动，而PMOS晶体管PMl可以通过第二控制信号PB来驱动。而且，NMOS晶体管Nml可以电耦接到传输门TMl，且可以响应于输入信号IN来驱动。
[0047]将参照图2到图4来描述用于通过第一应力施加单元120而施加应力到PMOS晶体管PM的过程。
[0048]例如，输入信号IN可以从高电平转变为低电平，第一控制信号H)可以从高电平改变为低电平，以及第二控制信号PB可以从低电平改变为高电平。
[0049]相应地，第一应力施加单元120的NMOS晶体管Nml和传输门TMl关断。随着输入信号IN转变为低电平，反相器的PMOS晶体管PM导通，而电源电压VDD传送到漏极节点N4。通过第一控制信号H)和第二控制信号PB以及输入信号IN，第一应力施加单元120允许PMOS晶体管PM的漏极节点N4中的电势维持为电源电压VDD。
[0050]由于PMOS晶体管PM的栅极-漏极电压Vmi ( = VG-VD)具有负电平，故满足负偏压温度不稳定(NBTI)条件。此外，PMOS晶体管PM自身处于接收到应力的条件。
[0051]更详细地，在测量模式中，输入信号IN逐渐从低电平转变为高电平。此外，驱动第一开关单元SWl和第三开关单元SW3。因此，用于测量PMOS晶体管PM的退化程度的第一电流路径Ppath产生。例如，当PMOS晶体管PM未退化时，在输入信号IN具有高电平的情形下不能形成第一电流路径Ppath。然而，当PMOS晶体管PM通过退化模式而退化时，由于尽管PMOS晶体管被输入信号IN关断但在PMOS晶体管PM中仍产生泄漏电流，故第一电流路径Ppath可以形成。PMOS晶体管PM自身的退化程度可以通过测量的通过第一电流路径Ppath的电流量来测量。
[0052]第二应力施加单元130可以电耦接在NMOS晶体管匪的栅极与漏极节点N5之间。第二应力施加单元130可以形成NMOS晶体管匪的应力提供条件使得NMOS晶体管匪的栅极-漏极电压Vm ( = VG-VD)可以具有正电平。
[0053]参见图5，第二应力施加单元130可以包括传输门TM2和PMOS晶体管Pml。
[0054]构成传输门TM2的NMOS晶体管匪2可以通过第三控制信号ND来驱动。而且，构成传输门TM2的PMOS晶体管可以通过第四控制信号NB来驱动。PMOS晶体管Pml可以电耦接到传输门TM2，且可以响应于输入信号IN来驱动。也图示了传输门TM2。
[0055]以下将参照图6来描述从第二应力施加单元130施加应力到构成反相器的NMOS晶体管匪的过程。
[0056]例如，输入信号IN可以从低电平转变为高电平，第三控制信号ND可以从低电平变化为高电平，以及第四控制信号NB可以从高电平变化为低电平。
[0057]第二应力施加单元130的PMOS晶体管Pml关断而传输门TM2导通。因此，NMOS晶体管NM的漏极节点N5的电压可以取决于第一节点NI的电平。如果在施加应力到NMOS晶体管的过程之前反相器的输出电平为低电平，则NMOS晶体管匪的漏极节点N5的电压可以为低电平。由于在测量模式期间具有阈值电压或更高OVt)的高电平的输入信号IN被输入作为NMOS晶体管NM的栅极电压，故NMOS晶体管NM的栅极-漏极电压Vm (VG-VD)变为正电平。相应地，PMOS晶体管PM自身处于接收应力的条件。
[0058]更详细地，在测量模式中，输入信号IN逐渐从低电平转变为高电平。而且，驱动第二开关单元SW2和第四开关单元SW4。用于测量NMOS晶体管匪的退化程度的第二电流路径Npath形成。例如，当NMOS晶体管匪未退化时，在输入信号IN具有低电平的情形下第二电流路径Npath不能形成。然而，当NMOS晶体管匪通过退化模式而退化时，由于在NMOS晶体管匪中产生泄漏电流，故尽管输入信号IN具有低电平但第二电流路径Npath仍可以形成。NMOS晶体管匪自身的退化程度可以通过测量的通过第二电流路径Npath的电流量来测量。
[0059]参见图7，退化特性检测装置100还可以包括:振荡信号发生单元200，被配置为产生AC信号作为输入信号IN。振荡信号发生单元200可以是如图8中示出的包括多个反相器链IVl到IVn的环形振荡器延迟器(ROD)。而且，振荡信号发生单元200还可以包括被输入使能信号TROD的NAND门ND。ROD可以根据对应的半导体器件的制造工艺条件、操作电压以及通过操作温度来确定的周期(或频率)来产生振荡信号。
[0060]参见图9，退化特性检测装置100还可以包括:内部电压发生单元300，被配置为产生内部电压VREFI作为输入信号IN。在一个实施例中内部电压发生单元300可以包括被配置为接收外部电压并产生合适的内部电压的任意电压发生单元。
[0061]参见图10，退化特性检测装置100还可以包括:AC输入信号发生单元200a、DC输入信号发生单元300a和输入信号选择单元400。
[0062]输入信号选择单元400可以选择通过AC输入信号发生单元200a和DC输入信号发生单元300a产生的输入信号中的任意一个。而且，输入信号中的任意一个可以被提供为退化特性检测装置100的输入信号。而且，反相器的输入信号可以是AC输入信号和/或DC
输入信号。
[0063]这里，AC输入信号发生单元200a可以是如图7和图8中图示的振荡信号发生单元200。此外，DC输入信号发生单元300a可以对应于如图9中图示的内部电压发生单元300。
[0064]参见图11，描述图示图10中图示的退化特性检测装置100的详细电路图。
[0065]在图11中，根据一个实施例的退化特性检测装置100可以包括:AC输入信号发生单元200a、DC输入信号发生单元300a、输入信号选择单元400、构成用于测量目标的反相器的PMOS晶体管PM和NMOS晶体管匪、第一应力施加单元120、第二应力施加单元130、以及第一开关单元到第四开关单元SW1、Sff2, SW3和SW4。
[0066]AC输入信号发生单元200a包括包含多个反相器链的ROD单元，并产生AC脉冲输入信号INl。而且，可以通过AC信号发生单元200a来提供外部时钟并将外部时钟用作AC脉冲输入信号INI。
[0067]DC输入信号发生单元300a产生DC输入信号IN2。
[0068]输入信号选择单元400可以包括第一选择器到第四选择器410、420、430和440。第一选择器到第四选择器410、420、430到440中的每个可以包括传输门。
[0069]例如，当AC输入信号发生单元200a的AC脉冲输入信号INl被选择时，如图12中所图示的，通过 TM_P0B、TM_P0D、TM_P1D、TM_P1B、TM_N2B、TM_N2D、TM_N3D 和 TM_N3B 而第一选择器410和第三选择器430可以被驱动而第二选择器420和第四选择器440可以不被驱动。因此，可以将AC脉冲输入信号INl提供给反相器PM和匪以及第一应力施加单元120和第二应力施加单元130。
[0070]当DC输入信号发生单元300a的DC输入信号IN2被选择时，如图13中所图示的，通过 TM_P0B、TM_P0D、TM_P1D、TM_P1B、TM_N2B、TM_N2D、TM_N3D 和 TM_N3B 而第一选择器 410和第三选择器430可以不被驱动而第二选择器和第四选择器可以被驱动。因此，可以将DC输入信号IN2提供给反相器PM和匪以及第一应力施加单元120和第二应力施加单元130。第一应力施加单元120可以包括第一传输门TMl和NMOS晶体管Nml。第一传输门TMl电耦接在构成反相器的PMOS晶体管PM的漏极节点N4与NMOS晶体管Nml之间，且通过第一控制信号H)和第二控制信号PB来驱动。NMOS晶体管Nml电耦接在第一传输门TMl与接地端子VSS之间，且响应于被选输入信号来驱动。
[0071]第二应力施加单元130可以包括PMOS晶体管Pml和第二传输门TM2。PMOS晶体管Pml电耦接在电源电压端子VDD与第二传输门TM2之间，且响应于被选输入信号来驱动。第二传输门TM2可以电耦接在PMOS晶体管Pml与构成反相器的NMOS晶体管NM的漏极节点N5之间。第二传输门TM2可以通过第三控制信号ND和第四控制信号NB来驱动。
[0072]第一开关单元SWl可以以传输门TM3的形式来配置。第一开关单元SWl可以通过第一控制信号H)和第二控制信号PM来驱动。第一开关单元SWl可以设计为相对于第一传输门TMl而相反地被驱动。
[0073]第二开关单元SW2也可以以传输门TM4的形式来配置。第二开关单元SW2可以通过第三控制信号ND和第四控制信号NB来驱动。第二开关单元SW2可以设计为相对于第二传输门TM2而相反地被驱动。
[0074]第三开关单元SW3和第四开关单元SW4也可以由传输门来配置。第三开关单元SW3和第四开关单元SW4可以被设计为在电流测量模式中通过控制信号TM_P4D、TM_P4B、TM_N5D 和 TM_N5B 来驱动。
[0075]附图标记Rl和R2表不反相器的降压电阻器。而且，附图标记1?_和R_表不电耦接到第一输出端子单元DQ〈0>和第二输出端子单元DQ〈1>的静电放电(ESD)电阻器。
[0076]参见图11和图12，将描述在其中AC脉冲输入信号INl (IROD, ICLK)输入到反相器PM和匪以及第一应力施加单元120和第二应力施加单元130的情形。
[0077]AC脉冲输入信号INI (IR0D，ICLK)可以根据TROD信号的使能而以切换信号(toggle signal)形式产生。
[0078]随着输入信号选择单元400的第一选择器410和第三选择器430被选择性地驱动，反相的AC脉冲输入信号/INl被输入到构成反相器的PMOS晶体管PM以及第一应力施加单元120。此外，AC输入脉冲信号INl被输入到构成反相器的NMOS晶体管匪以及第二应力施加单元130。
[0079]当反相的AC脉冲输入信号/INl具有低电平时，PMOS晶体管PM的栅极-漏极电压Vm具有负电平，且反相器的PMOS晶体管PM自身处于接收到应力的条件下。附图标记stl指示施加应力到反相器的PMOS晶体管PM的路径。
[0080]在被输入AC脉冲输入信号INl的NMOS晶体管匪和第二应力施加单元130中，在AC脉冲输入信号INl处于高电平的情形中NMOS晶体管匪的栅极-漏极电压Vm具有正电平。此外，反相器的NMOS晶体管匪自身处于接收应力的条件下。附图标记st2指示施加应力到反相器的NMOS晶体管匪的路径。也图示了控制信号TMR0D。
[0081]参见图11和图13，将描述在其中DC输入信号IN2 (VREFI)被输入到反相器PM和匪以及第一应力施加单元120和第二应力施加单元130的情形。
[0082]随着输入信号选择单元400的第二选择器420和第四选择器440被选择性地驱动，DC输入信号IN2 (VREFI)被输入到构成反相器的PMOS晶体管PM和NMOS晶体管匪以及第一应力施加单元120和第二施加单元130。
[0083]DC输入信号IN2 (VREFI)具有电压逐渐增加的形式。而且，在DC输入信号IN2 (VREFI)输入时AC脉冲输入信号INl不产生。
[0084]例如，当DC输入信号IN2 (VREFI)具有低于阈值电压Vth的电平时，由于根据第一应力施加单元120以及DC输入信号IN2 (VREFI)的电平而反相器的PMOS晶体管PM的栅极电平比反相器的PMOS晶体管PM的漏极电平小，故满足PMOS晶体管PM的应力施加条件。
[0085]当DC输入信号IN2 (VREFI)具有阈值电压的电平或高于阈值电压的电平时，由于根据第二应力施加单元和DC输入信号电平而反相器的NMOS晶体管匪的漏极电平变得比反相器的NMOS晶体管NM的栅极电平小，故满足构成反相器的NMOS晶体管NM的应力施加条件。
[0086]将参照图11和图14来描述退化测量模式。
[0087]在退化测量模式中可以设计为提供DC输入信号IN2(VREFI)而非AC输入信号INI (IR0D或ICLK)作为输入信号。相应地，可以产生控制信号使得输入选择单元400的第二选择器420和第四选择器440被驱动。这里，DC输入信号IN2 (VREFI)从低电平逐渐增加到高电平。
[0088]在退化测量模式中，第一控制信号到第四控制信号PD、PB、ND和NB的电平可以改变使得第一应力施加单元120的第一传输门TMl和第二应力施加单元130的第二传输门TM2关断。此外，第一开关单元SWl和第二开关单元SW2导通。
[0089]然后，控制控制信号TM_P4D、TM_P4B、TM_N5D和TM_N5B使得第三开关单元SW3导通而第四开关单元SW4关断。相应地，在第一输出端子单元DQ〈0>与第二输出端子单元DQ〈1>之间形成第一电流路径Ppath。此外，构成反相器的PMOS晶体管PM自身的退化程度可以通过第一电流路径Ppath中的电流量来确定。
[0090]控制控制信号TM_P4D、TM_P4B、TM_N5D和TM_N5B使得第三开关单元SW3关断而第四开关单元SW4导通。因此，通过回路形成单元110而在第一输出端子单元DQ〈0>与第二输出端子单元DQ〈1>之间形成第二电流路径Npath。而且，构成反相器的NMOS晶体管匪自身的退化程度可以通过第二电流路径Npath中的电流量来确定。也图示了第一路径信息和第二路径信息。
[0091]参见图15，将描述确定PMOS晶体管的退化的方法。
[0092]首先，仅第一开关单元SWl和第三开关单元SW3导通，并测量初始的第一电流路径Ppathl中的电流量(SI)。当PMOS晶体管PM未被驱动时，初始的第一电流路径Ppathl不能形成，而初始的第一电流路径Ppathl中的电流量变为O (零)。当PMOS晶体管PM被驱动时，初始的第一电流路径Ppathl可以具有特定电流值。
[0093]然后，通过输入信号以及第一控制信号PB和第二控制信号ro中的电平的控制来驱动第一应力施加单元120。根据第一应力施加单元120和输入信号而个体应力被施加到构成反相器的PMOS晶体管PM(S2)。
[0094]在与操作SI中相同的条件下再次测量第一电流路径Ppath2中的电流量(S3)。由于在操作S3中的第一电流路径Ppath2形成为穿过在其中接收到应力的PMOS晶体管PM，故第一电流路径Ppath2中的电流值可以不同于初始的第一电流路径Ppathl中的电流值。
[0095]然后，通过初始的第一电流路径Ppathl与第一电流路径Ppath2之间的电流量的比较来测量PMOS晶体管PM中的电流变化(S4)。例如，当PMOS晶体管PM退化时，第一电流路径Ppath2中的电流量相对大于初始的第一电流路径Ppathl中的电流量。
[0096]通过电流变化来确定PMOS晶体管PM的根据应力效应的退化程度(S5)。
[0097]参见图16，将详细地描述确定NMOS晶体管的退化的方法。
[0098]首先，仅第二开关单元SW2和第四开关单元SW4导通。此外，测量初始的第二电流路径Npathl中的电流量(Sll)。当NMOS晶体管匪未被驱动时，初始的第二电流路径Npathl不能形成，从而初始的第二电流路径Npathl中的电流量变为O。当NMOS晶体管NM被驱动时，初始的第二电流路径Npathl可以具有特定电流值。
[0099]通过输入信号以及第三控制信号NB和第四控制信号ND的电平的控制来驱动第二应力施加单元130。个体应力被施加到构成反相器的NMOS晶体管NM(S12)。
[0100]在与操作Sll中相同的条件下再次测量第二电流路径Npath2(S13)。由于操作S13中的第二电流路径Npath2形成为穿过在其中接收到应力的NMOS晶体管匪，故第二电流路径Npath2中的电流量可以不同于初始的第二电流路径Npathl中的电流量。
[0101]然后，通过初始的第二电流路径Npathl与第二电流路径Npath2之间的电流量的比较来测量NMOS晶体管匪中的电流变化(S14)。例如，当应力使NMOS晶体管匪退化时，第二电流路径Npath2中的电流量相对大于初始的第二电流路径Npathl中的电流量。
[0102]通过电流变化来确定NMOS晶体管匪中的根据应力效应的退化程度(S15)。
[0103]根据以上描述的实施例，分别在反相器的PMOS晶体管和NMOS晶体管中提供应力施加单元。而且，输出端子单元被布置为产生PMOS晶体管电流路径和NMOS晶体管电流路径。
[0104]相应地，可以在裸芯片上测量PMOS晶体管和NMOS晶体管的根据AC偏置或DC偏置的个体退化程度。
[0105]参见图17，描述图示具有根据本发明的各种实施例的半导体集成电路器件的存储卡的例示的示意图。
[0106]在图17中，可以提供包括控制器4110、存储器4120和接口件4130的存储卡系统4100。控制器4110和存储器4120可以被配置为交换命令和/或数据。例如，存储器4120可以被用来储存要由控制器4110执行的命令和/或用户数据。
[0107]存储卡系统4100可以将数据储存在存储器4120中或将数据从存储器4120输出到外部。存储器4120可以包括根据以上描述的实施例中的任意一个的半导体集成电路器件。
[0108]接口件4130可以运行来从外部输入数据以及将数据输出到外部。存储卡系统4100可以是多媒体卡(MMC)、安全数字卡(SD)或便携式数据储存设备。
[0109]参见图18，描述具有根据本发明的各种实施例的半导体集成电路器件的电子装置的例示的框图。
[0110]在图18中，可以提供包括处理器4210、存储器4220和输入/输出(I/O)设备4230的电子装置。处理器4210、存储器4220和I/O设备4230可以通过总线4246来被电耦接。
[0111]存储器4220可以从处理器4210接收控制信号。存储器4220可以储存用于处理器4210的操作的编码和数据。存储器4220可以被用来储存要通过总线4246来访问的数据。
[0112]存储器4220可以包括根据以上描述的实施例中的任意一个的半导体集成电路器件。为了具体实现及变形，可以提供另外的电路和控制信号。
[0113]电子装置4200可以构成需要存储器4220的各种电子控制装置。例如，电子装置4200可以被用在计算机系统或无线通信设备(诸如个人数字助手(PDA)、手提电脑、便携式计算机、网络板、蜂窝电话、便携式电话、数字音乐播放器、MP3播放器、导航仪、固态盘(SSD)、家用电器或能够在无线环境下传送和接收信息的任意设备)中。
[0114]以下将参照图19和图20来对电子装置4200的具体实现和变型示例进行描述。
[0115]参见图19，描述具有根据本发明的各种实施例的半导体集成电路器件的数据储存装置的例示的框图。
[0116]在图19中，可以提供诸如固态盘(SSD)的数据储存装置4311。SSD 4311可以包括:接口 4313、控制器4315、非易失性存储器4318和缓冲存储器4319。
[0117]SSD 4311是使用半导体器件来储存信息的装置。SSD 4311更快、具有更低的机械延迟或故障率。SSD 4311也比硬盘驱动器(HDD)产生更少的热量和噪音。而且，SSD4311可以比HDD更小且更轻。SSD 4311可以广泛使用在手提电脑、上网本、台式电脑、MP3播放器或便携式储存设备中。
[0118]控制器4315可以相邻于接口 4313而形成，且可以电耦接到接口 4313。控制器4315可以是包括存储控制器和缓冲控制器的微处理器。非易失性存储器4318可以相邻于控制器4315而形成，且可以经由连接端子T来电耦接到控制器4315。SSD 4311的数据储存容量可以对应于非易失性存储器4318。缓冲存储器4319可以相邻于控制器4315而形成，且可以电耦接到控制器4315。
[0119]接口 4313可以电耦接到主机4302。接口 4313可以运行以将诸如数据的电信号传送到主机4302或从主机4302接收诸如数据的电信号。例如，接口 4313可以是使用与SATA, IDE、SCSI和/或其组合相同的标准的设备。非易失性存储器4318可以经由控制器4315来电耦接到接口 4313。
[0120]非易失性存储器4318可以运行以通过接口 4313来储存接收的数据。
[0121]非易失性存储器4318可以包括根据以上描述的实施例中的任意一个的半导体集成电路器件。非易失性存储器4318具有如下特性，S卩，即便当供应到SSD 4311的电源被中断，储存在非易失性存储器4318中的数据仍被保持。
[0122]缓冲存储器4319可以包括易失性存储器。易失性存储器可以是DRAM和/或SRAM。缓冲存储器4319具有比非易失性存储器4318相对更高的操作速度。
[0123]接口 4313的数据处理速度可以比非易失性存储器4318的操作速度相对更快。缓冲存储器4319可以运行以暂时地储存数据。通过接口 4313接收的数据可以经由控制器4315而暂时地储存在缓冲存储器4319中。然后可以遵照非易失性存储器4318的数据记录速度来将数据永久地储存在非易失性存储器4318中。
[0124]可以将储存在非易失性存储器4318中的数据之中的经常使用的数据预先读取并可以将其暂时地储存在缓冲存储器4319中。即，缓冲存储器4319可以运行以增加SSD 4311的有效操作速度并减小错误发生率。
[0125]参见图20，示出了图示具有根据本发明的各种实施例的半导体集成电路器件的电子装置的例示的系统框图。
[0126]在图20中，可以提供包括主体4410、微处理器单元4420、电源单元4430、功能单元4440和显示控制器单元4450。
[0127]主体4410可以是由印刷电路板(PCB)形成的母版。微处理器单元4420、电源单元4430、功能单元4440和显示控制器单元4450可以安装在主体4410上。显示单元4460可以置于主体4410的内部或主体4410的外部。例如，显示单元4460可以置于主体4410的表面上。显示单元4460可以显示由显示控制器单元4450处理过的图像。
[0128]电源单元4430可以运行以从外部电池等接收电压，将电压划分为期望的电压电平并将分电压供应到微处理器单元4420、功能单元4440、显示控制器单元4450等。微处理器单元4420可以从电源单元4430接收电压并控制功能单元4440和显示单元4460。功能单元4440可以执行电子系统4400的各种功能。例如，当电子系统4400是便携式电话时，功能单元4440可以包括能够通过拨号来执行便携式通话功能(诸如将图像输出到显示单元4460或将声音输出到扬声器)或与外部设备4470通信的各种部件。当照相机被安装在一起时，功能单元4440可以充当照相机图像处理器。
[0129]当电子系统4400电耦接到存储卡等以增加容量时，功能单元4440可以是存储卡控制器。功能单元4440可以通过有线通信单元或无线通信单元(4480)来与外部设备4470交换信号。当电子系统4400需要通用串行总线(USB)等以扩展其功能时，功能单元4440可以充当接口控制器。根据以上描述的实施例的半导体集成电路器件之中的任意一个半导体集成电路器件可以被应用到微处理器单元4420和功能单元4440中的至少任意一个。
[0130]本发明的以上的实施例是说明性的而非限制性的。各种替代和等价是可能的。本发明不由本文中描述的实施例来限制。本发明也不局限为任何特定类型的半导体器件。其他的添加、相减或变型明显是鉴于本公开且意在落入所附权利要求书的范围之内。
[0131]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0132]技术方案1.一种半导体集成电路器件，包括:
[0133]NMOS晶体管，电耦接到PMOS晶体管，且被配置为与PMOS晶体管一起构成反相器；
[0134]第一应力施加单元，电耦接到PMOS晶体管，且被配置为施加应力到PMOS晶体管；以及
[0135]第二应力施加单元，电耦接到NMOS晶体管，且被配置为施加应力到NMOS晶体管。
[0136]技术方案2.如技术方案I所述的半导体集成电路器件，还包括:
[0137]第一输出端子单元，从PMOS晶体管与NMOS晶体管的连接节点引出；
[0138]第二输出端子单元，电耦接到PMOS晶体管的源极；以及
[0139]回路形成单元，被配置为将第二输出端子单元与NMOS晶体管的源极电耦接，
[0140]其中，第一输出端子单元和第二输出端子单元以及回路形成单元被配置为测量PMOS晶体管的电流路径值以及NMOS晶体管的电流路径值。
[0141]技术方案3.如技术方案I所述的半导体集成电路器件，还包括:
[0142]多个开关，被配置为允许流经PMOS晶体管的第一电流路径和流经NMOS晶体管的第二电流路径分开形成。
[0143]技术方案4.如技术方案I所述的半导体集成电路器件，其中，第一应力施加单元被配置为允许PMOS晶体管的栅极-漏极电压具有负值。
[0144]技术方案5.如技术方案4所述的半导体集成电路器件，其中，第一应力施加单元包括:
[0145]传输门，电耦接到PMOS晶体管的漏极，且响应于第一控制信号和第二控制信号来驱动；以及
[0146]子NMOS晶体管，电耦接到传输门，且被配置为响应于反相器的输入信号来将从传输门传送来的信号放电到接地端子。
[0147]技术方案6.如技术方案I所述的半导体集成电路器件，其中，第二应力施加单元被配置为允许NMOS晶体管的的栅极-漏极电压具有正值。
[0148]技术方案7.如技术方案6所述的半导体集成电路器件，其中，第二应力施加单元包括:
[0149]子PMOS晶体管，电耦接到驱动电压端子，且响应于反相器的输入信号来驱动；以及
[0150]传输门，电耦接在NMOS晶体管的漏极与子PMOS晶体管之间，且响应于第一控制信号和第二控制信号来驱动。
[0151]技术方案8.如技术方案I所述的半导体集成电路器件，其中，反相器的输入信号为AC输入信号。
[0152]技术方案9.如技术方案I所述的半导体集成电路器件，其中，反相器的输入信号为DC输入信号。
[0153]技术方案10.如技术方案I所述的半导体集成电路器件，还包括:
[0154]AC输入信号发生单元，被配置为提供反相器的输入信号；
[0155]DC输入信号发生单元，被配置为提供反相器的输入信号；以及
[0156]选择单元，被配置为选择AC输入信号发生单元和DC输入信号发生单元中的一种。
[0157]技术方案11.一种半导体集成电路器件，包括:
[0158]反相器，包括PMOS晶体管和NMOS晶体管；
[0159]输入单元，被配置为将输入信号传送到PMOS晶体管的栅极和NMOS晶体管的栅极；
[0160]第一应力施加单元，电耦接在PMOS晶体管的栅极与漏极之间，且被配置为施加应力到PMOS晶体管；
[0161]第二应力施加单元，电耦接在NMOS晶体管的栅极与漏极之间，且被配置为施加应力到NMOS晶体管；
[0162]第一输出端子单元，从反相器的输出节点引出；
[0163]第二输出端子单元，从PMOS晶体管的源极节点引出；以及
[0164]回路形成单元，被配置为将NMOS晶体管的源极节点与第二输出端子单元电耦接。
[0165]技术方案12.如技术方案11所述的半导体集成电路器件，还包括:
[0166]第一开关单元，电耦接在PMOS晶体管的漏极与反相器的输出节点之间；
[0167]第二开关单元，电耦接在反相器的输出节点与NMOS晶体管的漏极之间；
[0168]第三开关单元，位于第二输出端子单元中；以及
[0169]第四开关单元，位于回路形成单元中。
[0170]技术方案13.如技术方案12所述的半导体集成电路器件，其中，当流经PMOS晶体管的电流路径形成时，第一开关单元和第三开关单元导通，而第二开关单元和第四开关单元关断。
[0171]技术方案14.如技术方案12所述的半导体集成电路器件，其中，当流经NMOS晶体管的电流路径形成时，第一开关单元和第三开关单元关断，而第二开关单元和第四开关单元导通。
[0172]技术方案15.如技术方案11所述的半导体集成电路器件，其中，输入单元包括:
[0173]AC输入信号发生单元；
[0174]DC输入信号发生单元；以及
[0175]选择单元，被配置为选择AC输入信号发生单元和DC输入信号发生单元中的一种。
[0176]技术方案16.如技术方案11所述的半导体集成电路器件，其中，第一应力施加单元包括:
[0177]传输门，电耦接到PMOS晶体管的漏极，且响应于第一控制信号和第二控制信号来驱动；以及
[0178]子NMOS晶体管，电耦接到传输门，且被配置为响应于反相器的输入信号来将从传输门传送来的信号放电到接地端子。
[0179]技术方案17.如技术方案11所述的半导体集成电路器件，其中，第二应力施加单元包括:
[0180]子PMOS晶体管，电耦接到驱动电压端子，且响应于反相器的输入来驱动；以及
[0181]传输门，电耦接在NMOS晶体管的漏极与子PMOS晶体管之间，且响应于第一控制信号和第二控制信号来驱动。
[0182]技术方案18.—种测量包括PMOS晶体管和NMOS晶体管的反相器结构中的PMOS晶体管和NMOS晶体管中的每个的退化程度的方法，所述方法包括:
[0183]在其中流经NMOS晶体管的电流路径被阻断的情形下测量流经PMOS晶体管的初始的第一电流路径；
[0184]通过对PMOS晶体管提供具有负电平的栅极-漏极电压来施加应力到PMOS晶体管；
[0185]测量流经接收到应力的PMOS晶体管的第一电流路径；以及
[0186]通过第一电流路径中的变化来测量PMOS晶体管的退化程度。
[0187]技术方案19.如技术方案18所述的方法，还包括:
[0188]在其中流经PMOS晶体管的电流路径被阻断的情形下测量流经NMOS晶体管的初始的第二电流路径；
[0189]通过对NMOS晶体管提供具有正电平的栅极-漏极电压来施加应力到NMOS晶体管；
[0190]测量流经接收到应力的NMOS晶体管的第二电流路径；以及
[0191]通过第二电流路径中的变化来测量NMOS晶体管的退化程度。
[0192]技术方案20.—种半导体集成电路器件，包括:
[0193]第一晶体管和第二晶体管，通过第一电源电压或第二电源电压来驱动，且电耦接以在应力施加中作为反相器来被驱动；以及
[0194]选择切断电路单元，选择性地电耦接到第一晶体管和第二晶体管，且被配置为允许在测量模式中分开测量第一晶体管和第二晶体管的退化程度。
[0195]技术方案21.如技术方案20所述的半导体集成电路器件，其中，选择切断电路单元包括:
[0196]第一开关单元，电耦接在第一晶体管的漏极与第一晶体管和第二晶体管的连接节点之间；
[0197]第二开关单元，电耦接在所述连接节点与第二晶体管的漏极之间；
[0198]第一输出端子单元，从所述连接节点引出；
[0199]第二输出端子单元，从第一晶体管的源极节点引出；
[0200]回路形成单元，被配置为将第二晶体管的源极与第二输出端子单元耦接；
[0201]第三开关单元，位于第二输出端子单元中；以及
[0202]第四开关单元，位于回路形成单元中。
[0203]技术方案22.如技术方案20所述的半导体集成电路器件，还包括:
[0204]第一应力施加单元，电耦接在第一晶体管的栅极与漏极之间，且被配置为施加应力到第一晶体管；以及
[0205]第二应力施加单元，电耦接在第二晶体管的栅极与漏极之间，且被配置为施加应力到第二晶体管。
[0206]技术方案23.如技术方案20所述的半导体集成电路器件，其中，产生用来测量退化程度的第一电流路径。
[0207]技术方案24.如技术方案23所述的半导体集成电路器件，其中，产生用来测量另一个退化程度的第二电流路径。
[0208]技术方案25.如技术方案24所述的半导体集成电路器件，其中，通过第二电流路径中的电流量来测量所述另一个退化程度。
[0209]技术方案26.如技术方案24所述的半导体集成电路器件，其中，通过第一电流路径中的电流量来测量所述退化程度。
[0210]技术方案27.如技术方案24所述的半导体集成电路器件，其中，当第一晶体管未退化时，在其中输入信号具有高电平的情形下不形成第一电流路径。
[0211]技术方案28.如技术方案24所述的半导体集成电路器件，其中，当第二晶体管未退化时，在其中输入信号具有低电平的情形下不形成第二电流路径。
[0212]技术方案29.如技术方案28所述的半导体集成电路器件，还包括:
[0213]内部电压发生单元，在内部电压发生单元中产生内部电压作为输入信号。
[0214]技术方案30.如技术方案24所述的半导体集成电路器件，其中，当第一晶体管的栅极电平比第一晶体管的漏极电平低时，满足第一晶体管的应力施加条件。
【主权项】
1.一种半导体集成电路器件，包括: NMOS晶体管，电耦接到PMOS晶体管，且被配置为与PMOS晶体管一起构成反相器； 第一应力施加单元，电耦接到PMOS晶体管，且被配置为施加应力到PMOS晶体管；以及 第二应力施加单元，电耦接到NMOS晶体管，且被配置为施加应力到NMOS晶体管。2.如权利要求1所述的半导体集成电路器件，还包括: 第一输出端子单元，从PMOS晶体管与NMOS晶体管的连接节点引出； 第二输出端子单元，电耦接到PMOS晶体管的源极；以及 回路形成单元，被配置为将第二输出端子单元与NMOS晶体管的源极电耦接， 其中，第一输出端子单元和第二输出端子单元以及回路形成单元被配置为测量PMOS晶体管的电流路径值以及NMOS晶体管的电流路径值。3.如权利要求1所述的半导体集成电路器件，还包括: 多个开关，被配置为允许流经PMOS晶体管的第一电流路径和流经NMOS晶体管的第二电流路径分开形成。4.如权利要求1所述的半导体集成电路器件，其中，第一应力施加单元被配置为允许PMOS晶体管的栅极-漏极电压具有负值。5.如权利要求4所述的半导体集成电路器件，其中，第一应力施加单元包括: 传输门，电耦接到PMOS晶体管的漏极，且响应于第一控制信号和第二控制信号来驱动；以及 子NMOS晶体管，电親接到传输门，且被配置为响应于反相器的输入信号来将从传输门传送来的信号放电到接地端子。6.如权利要求1所述的半导体集成电路器件，其中，第二应力施加单元被配置为允许NMOS晶体管的的栅极-漏极电压具有正值。7.如权利要求6所述的半导体集成电路器件，其中，第二应力施加单元包括: 子PMOS晶体管，电耦接到驱动电压端子，且响应于反相器的输入信号来驱动；以及传输门，电耦接在NMOS晶体管的漏极与子PMOS晶体管之间，且响应于第一控制信号和第二控制信号来驱动。8.一种半导体集成电路器件，包括: 反相器，包括PMOS晶体管和NMOS晶体管； 输入单元，被配置为将输入信号传送到PMOS晶体管的栅极和NMOS晶体管的栅极；第一应力施加单元，电耦接在PMOS晶体管的栅极与漏极之间，且被配置为施加应力到PMOS晶体管； 第二应力施加单元，电耦接在NMOS晶体管的栅极与漏极之间，且被配置为施加应力到NMOS晶体管； 第一输出端子单元，从反相器的输出节点引出； 第二输出端子单元，从PMOS晶体管的源极节点引出；以及 回路形成单元，被配置为将NMOS晶体管的源极节点与第二输出端子单元电耦接。9.一种测量包括PMOS晶体管和NMOS晶体管的反相器结构中的PMOS晶体管和NMOS晶体管中的每个的退化程度的方法，所述方法包括: 在其中流经NMOS晶体管的电流路径被阻断的情形下测量流经PMOS晶体管的初始的第一电流路径； 通过对PMOS晶体管提供具有负电平的栅极-漏极电压来施加应力到PMOS晶体管； 测量流经接收到应力的PMOS晶体管的第一电流路径；以及 通过第一电流路径中的变化来测量PMOS晶体管的退化程度。10.一种半导体集成电路器件，包括: 第一晶体管和第二晶体管，通过第一电源电压或第二电源电压来驱动，且电耦接以在应力施加中作为反相器来被驱动；以及 选择切断电路单元，选择性地电耦接到第一晶体管和第二晶体管，且被配置为允许在测量模式中分开测量第一晶体管和第二晶体管的退化程度。
【文档编号】G11C7/10GK105845166SQ201510627477
【公开日】2016年8月10日
【申请日】2015年9月28日
【发明人】黄正太
【申请人】爱思开海力士有限公司