用于通过控制预充电持续时间降低存储器电路中的功耗的方法和装置的制造方法
【专利摘要】本发明涉及用于通过控制预充电持续时间减少存储器电路中的功耗的方法和装置。提供了一种具有易失性随机存取存储器单元的集成电路。存储器单元可以被耦接到写位线和读位线。写位线可以不被耦接到任何预充电电路。可以仅在存储器访问操作期间对读位线预充电。在一个合适的布置中，在地址解码操作之后且在评估阶段之前可以立即对读位线预充电。在另一个合适的布置中，在寻址解码操作之后且与评估阶段并行地对读位线预充电。在任一布置中，能够降低大量的泄漏和有功功率。
【专利说明】用于通过控制预充电持续时间降低存储器电路中的功耗的方法和装置
[0001 ]本申请要求2015年2月4日提交的美国专利申请N0.14/613,933的优先权，其全部公开内容并入在此以供参考。
技术领域
[0002]本申请涉及具有存储器的集成电路，并且更特别地，涉及易失性存储器元件。
【背景技术】
[0003]集成电路常常包含易失性存储器元件。只要集成电路上电，易失性存储器元件就保留数据。在功率损耗的情况下，易失性存储器元件中的数据丢失。虽然非易失性存储器元件诸如基于电可擦除可编程只读存储器技术的存储器元件以此方式不受数据丢失的影响，但制造非易失性存储器元件作为给定的集成电路的一部分常常是不可取的或不可能的。
[0004]因此，常常使用易失性存储器元件。例如，静态随机存取存储器(SRAM)芯片包含SRAM单元，SRAM单元是一种易失性存储器元件。易失性存储器元件诸如SRAM单元通常基于交叉耦合反相器(锁存器)。在每个存储器元件中，交叉耦合反相器通过当从存储器元件读取数据或将数据写入到存储器元件时被接通的地址晶体管被连接到数据线。当没有数据从存储器元件中被读取或没有数据被写入到存储器元件中时，地址晶体管被断开以隔离存储器元件。
[0005]在传统的存储器设计中，在每个读/写操作之前每个数据线被预充电以帮助使存储性能最大化。甚至当地址晶体管被断开时，然而，漏电流能够从预充电数据线流动通过失活的地址晶体管。当地址晶体管的尺寸增加以帮助提高读性能时，这更严重。以该方式产生的泄漏能够占达到存储器阵列中的总泄漏的70%或更多，并且消耗过多的功率。
[0006]在此背景下提出本文所描述的实施例。
【发明内容】
[0007]本公开一般涉及集成电路，并且更特别地涉及具有存储器单元的集成电路。根据一个实施例，提供了一种集成电路，所述集成电路包括存储器单元;位线，被耦接到所述存储器单元;预充电晶体管，被耦接到所述位线；以及用于对所述存储器单元寻址的解码器。所述解码器可以被用于确定在解码时间段期间所述存储器单元是否被选择。在所述整个解码时间段期间所述预充电晶体管可以被断开。无论何时预充电晶体管被断开，所述位线可以浮动，或者可以使用下拉晶体管对所述位线放电。
[0008]所述存储器单元还可以被耦接到字线，在所述字线上提供字线信号。在一个布置中，当所述字线信号被去断言(例如，所述字线信号和控制预充电晶体管的预充电信号不应该被同时断言)时，所述预充电晶体管可以被接通。在另一个布置中，当所述字线信号被断言(例如，所述字线信号和所述预充电信号应该被同时断言)时，所述预充电晶体管可以被接通。换句话说，可以并行地或在单独的时间段内实行位线预充电和存储器读操作的评估阶段。
[0009]所述存储器单元还可以被耦接到附加的写位线。所述写位线可以不被耦接到任何预充电电路(即，在存储器访问操作期间，仅读位线应该被预充电，而不对所述写位线预充电)。
[0010]从附图和以下详细描述，本发明的进一步的特征、它的本质和各种优势将更显而易见。
【附图说明】
[0011]图1是根据一个实施例的具有存储器元件阵列的说明性集成电路的图示；
[0012]图2是根据一个实施例的说明性的存储器单元的列和相关的预充电电路的图示；
[0013]图3是根据一个实施例的具有多个存储器元件阵列但仅其中的一个阵列被选择用于预充电的集成电路的图示；
[0014]图4是根据一个实施例的比较不同的存储器访问模式的图示；
[0015]图5A是根据一个实施例的例示当存储器单元存储逻辑“O”时存储器单元读端口如何工作的图示；
[0016]图5B是根据一个实施例的例示当存储器单元存储逻辑“I”时存储器单元读端口如何工作的图示；
[0017]图6是根据一个实施例的例示在低速读操作期间相关波形的行为的时序图；
[0018]图7是根据一个实施例的例示在高速读操作期间相关波形的行为的时序图。
【具体实施方式】
[0019]本发明的实施例涉及集成电路存储器元件，并且特别地涉及用于降低存储器元件中的泄漏的改进的方案。本领域中的技术人员将会认识到，本示例性实施例可以被实践而没有这些具体细节中的一些或全部。在其他情况下，为了避免不必要的混淆本实施例，没有详细描述众所周知的操作。
[0020]集成电路存储器元件，有时也被称为存储器单元，可以包含任何合适数量的晶体管。存储器元件能够被用于使用存储器的任何合适的集成电路中。这些集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器、具有存储器阵列的专用集成电路、可编程集成电路诸如其中存储器元件被用于配置存储器的可编程逻辑设备集成电路，或任何其他合适的集成电路。
[0021]在集成电路诸如存储器芯片或其中需要存储器以存储处理数据的其他电路上，存储器元件能够被用于实行静态随机存取存储器(RAM)单元的功能，并且有时被称为SRAM单元。在可编程逻辑设备集成电路的情况中，存储器元件能够被用于存储配置数据，并且因此在该情况中有时被称为配置随机存取存储器(CRAM)单元。
[0022]图1示出可以包括存储器元件(单元)18的阵列的集成电路。任何合适的存储器阵列架构可以被用于存储器单元18。图1中示出了一个合适的布置。在图1的说明性的阵列中仅有存储器单元18的三行和三列，但一般来说，在存储器阵列17中可以有数百或数千行和列。阵列17可以是在给定的设备10上的若干阵列中的一个、可以是较大阵列的一部分的子阵列，或者可以是任何其他合适的存储器单元18的组。
[0023]可以由经配置用于形成双稳态电路(S卩，锁存型电路)的若干晶体管形成每个存储器元件18。在双稳态电路元件中的原码(true)和补码(complement)数据存储节点能够存储对应的原码和补码版本的数据位。
[0024]双稳态电路元件可以是基于任何适合数量的晶体管。例如，可以由交叉耦合反相器、由多个如同反相器的电路的组(例如，在提供软错误干扰事件的增强的免疫力的分布式配置中)形成每个存储器元件的双稳态部分。具有由交叉耦合反相器对形成的双稳态元件的布置有时在文中被描述为示例。然而，这只是说明性的。可以使用任何合适的存储器单元架构形成存储器元件18。
[0025]每个存储器元件可以在对应的输出路径19处供应对应的输出信号OUTο在CRAM阵列中，每个信号OUT是可以通过对应的路径26进行输送且可以被用于配置对应的晶体管诸如传输晶体管24或在相关的可编程逻辑电路中的其他电路元件的静态输出控制信号。
[0026]集成电路10可以具有用于将信号供应给存储器阵列17的控制电路12。控制电路12可以使用引脚14从外部来源以及使用路径诸如路径16从内部来源接收电源电压、数据和其他信号。控制电路12可以包括电路诸如寻址电路、数据寄存器电路、写电路、读电路等。控制电路12可以使用由引脚14供应的电源电压在路径诸如路径20和路径22上产生所需的时变和/或固定信号。
[0027]—般来说，可以有与路径20和路径22相关的任何合适的数量的导电线。例如，在路径20中的相应的一个中(作为示例)，阵列17的每行可以具有相关的地址线(例如，原码地址线和补码地址线)和相关的读/写使能线。阵列17的每列可以具有包括数据线(例如，原码数据线和补码数据线)的相应的路径20。清除信号可以通过共同清除线被同时路由到阵列17中所有的单元。清除线可以垂直取向，使得在每个路径22中有所述清除线的一个分支，或者可以水平取向，使得在每个路径20中有所述清除线的一个分支。所述清除线不是必需的。
[0028]功率也能够按这种类型的全局方式进行分布。例如，可以使用共享水平或垂直导体的模式将正电源电压Vcc并行地供应给每个单元18。可以同样地使用共享水平或垂直线的模式将接地电压Vss并行地供应给单元18。控制线诸如地址线和数据线通常相互正交(例如，地址线是垂直的，而数据线是水平的，或反之亦然)。
[0029]术语“行”和“列”只代表意指存储器阵列17中特定的单元18组的一种方式，并且有时可以互换使用。如果需要，则其他模式的线可以被用于路径20和路径22中。例如，可以使用不同数量的电源信号、数据信号和地址信号。
[0030]供应给存储器元件18的信号有时可以统称为控制信号。在特定的情况下，这些信号中的一些可以被称为功率信号、清除信号、数据信号、地址信号等。这些不同的信号类型不是相互排斥的。例如，阵列17的清除信号可以作为能够被用于清除阵列17的一种控制(地址)信号。该清除信号还可以作为一种通过对单元18中如同反相器的电路供电的功率信号。同样地，因为清除操作用于在存储器单元18中放置逻辑零，所以清除信号可以作为一种数据信号。可以通过正电源线提供正电源电压Vcc。可以通过接地电源线提供接地电压Vss。任何合适的值可以被用于正电源电压Vcc和接地电源Vss。例如，正电源电压Vcc可以是1.2伏特、1.1伏特、1.0伏特、0.9伏特、0.8伏特、小于0.8伏特，或任何其他合适的电压。接地电压Vss可以是零伏特(作为示例)。在典型的布置中，电源电压Vcc可以是0.8伏特，Vss可以是零伏特，并且用于地址、数据和清除信号的信号电平可以在从零伏特(当低时)到0.8伏特(当高时)的范围内。还可以使用Vcc随着时间的函数变化、Vss小于零伏特，以及控制信号过载(即，控制信号具有大于Vcc-Vss的信号强度)的布置。
[0031]图2中示出了可以被用于存储器单元的说明性的配置。如图2所示，存储器单元200可以包括由一对交叉耦合反相器(即，晶体管TPl、TNl、TP2和TN2)形成的双稳态元件。特别地，第一反相器可以包括在正电源线202(例如，在其上提供正电源电压Vcc的电源线)和接地电源线204(例如，在其上提供接地电源电压Vss的电源线)之间串联耦接的P-沟道晶体管TPl和η-沟道晶体管TNl。第二反相器可以包括在电源线202和电源线204之间串联耦接的P-沟道晶体管ΤΡ2和η-沟道晶体管ΤΝ2 沟道晶体管TNl和ΤΝ2可以被称为存储器单元“下拉”晶体管，而P-沟道晶体管TPl和ΤΡ2可以被称为存储器单元“上拉”晶体管。
[0032]第一反相器的输入可以被耦接到第二反相器的输出，而第二反相器的输入可以被耦接到第一反相器的输出。第一反相器的输出可以作为单元200的第一内部数据存储节点XI，而第二反相器的输出可以作为单元200的第二内部数据存储节点Χ2。以该方式配置的存储器单元200的双稳态存储部分可以被用于存储单个数据位(例如，第一内部数据存储节点和第二内部数据存储节点可以分别存储原码和补码版本的单个数据位)。
[0033]第一写位线WBL和第二写位线WBL/(有时分别被称为原码和补码数据线)可以被用于使用差分写访问/地址晶体管TWl和TW2将数据写入双稳态元件中。一般来说，术语“位线”和“数据线”能够互换使用。当期望将数据写入到双稳态元件中时，数据可以被放置在位线WBL上，并且补码版本的数据可以被放置在补码的位线WBL/上。然后，写字线(或地址)信号WWL可被断言以将数据加载到双稳态存储器元件中。在正常操作过程中，写地址信号WWL可以被去断言，并且在节点Χ2上的数据可以被用作输出。
[0034]存储器单元200还可以包括共同作为用于通过读位线RBL从节点Χ2读数据的读电路(有时被称为“读缓冲电路”)的读缓冲晶体管TRl和读访问/地址晶体管TR2。特别地，晶体管TRl可以是包括通过路径210连接到存储器输出节点Χ2的栅极端子、耦接到接地线204的源极端子和漏极端子的η-沟道晶体管。晶体管TR2可以是包括接收读字线(或地址)信号RWL的栅极端子、耦接到晶体管TRl的漏极端子的源极端子，以及耦接到读位线RBL的漏极端子的η-沟道晶体管。
[0035]当期望从双稳态部分读数据时，读地址信号RWL能够被断言以接通读地址晶体管TR2。响应于将RWL断言，在读位线RBL上的电压可以根据存储的内容的值开始下降。例如，如果节点Χ2是高，则晶体管TRl将被激活，并且将读位线RBL上的电压拉向接地。作为另一个示例，如果节点Χ2是低，则晶体管TRl将被断开，并且在读位线RBL上的电压将保持高。在正常操作过程中，读字线信号RWL可以被去断言。
[0036]如图2所示，读位线RBL还可以被耦接到读出电路240。作为示例，读出电路240可以是具有耦接到RBL的输入和在其上生成读输出信号SenseOut的输出的反相电路。如上所述，如果在读操作过程中在RBL上的电压朝接地放电，则反相电路240可以感测该下降，并且驱动SenseOut到逻辑“I”。在RBL上的电压保持高的其他场景中，反相电路240可以保持SenseOut在逻辑“O”。读位线RBL还可以被親接到当SenseOut是低时帮助反相器240上拉RBL的“保持器”或“半锁存器”晶体管242。电路240有时被称为“感测放大器”。
[0037]不止一个存储器单元200可以被耦接到写和读位线以形成存储器单元列。例如，存储器单元的每列可以包括至少10个存储器单元、至少50个存储器单元、至少100个存储器单元等。单元200包括八个晶体管(S卩，六个晶体管耦接到差分写位线，以及两个相关的读缓冲电路晶体管耦接到单端读位线)的图2的存储器单元实施方式可以被称为“8T”存储器单元配置。
[0038]在传统的8T SRAM设计中，当SRAM单元不实行读或写时，在正常操作过程中，写位线和读位线不断地被预充电。虽然这有助于提高整体存储器性能，但是恒定的漏电流可以通过存储器单元下拉晶体管(即，通过存储器单元的双稳态部分中的η-沟道下拉晶体管和/或通过读缓冲电路中的η-沟道下拉晶体管)从数据线流动到接地线。为了努力提高读取性能，随着这些存储器单元下拉晶体管的尺寸增大，这种泄漏会加剧。
[0039]在集成电路包括多个SRAM库(bank)的场景中，即使很多SRAM库中的只有一个被访问，集成电路中的每个库都被预充电。这导致在未选择的SRAM库中生成大量漏电流。像这样生成的泄漏占总SRAM泄漏的70%或更多，并且能够消耗过多的功率。
[0040]根据一个实施例，写位线可以永远不被预充电，然而读位线可以被耦接到仅在读操作过程中被激活的预充电晶体管。返回参考图2，写位线WBL和WBL/可以仅被耦接到写数据线驱动器电路220，而可以不被耦接到任何预充电电路(S卩，集成电路不包括任何写数据线预充电电路)。当写驱动器没有被激活，写位线可以浮动或可以被放电到零伏特。
[0041]虽然写位线未被耦接到任何预充电电路，但读位线RBL被耦接到预充电电路诸如上拉晶体管230。特别地，上拉晶体管可以具有被耦接到正电源线202的源极端子、耦接到读位线RBL的漏极端子和接收预充电控制信号PRECH的栅极端子。在非评估时间段期间(S卩，当存储器单元不实行读或写)，信号PRECH应保持去断言，以便RBL未被预充电。当PRECH被去断言，晶体管230被断开，并且读位线RBL可以浮动，或者可以对接地放电(例如，使用可选的辅助读位线下拉晶体管290)。
[0042]以该方式配置，与在非评估时间段期间读位线和写位线预充电电路持续激活的传统的8T操作相比，从预充电晶体管流动通过写位线和读位线的泄漏的量被大大减少(例如，SRAM阵列泄漏能够被减少50 %或更多)。
[0043]图3示出包括多个RAM阵列302(例如，第一SRAM阵列302-1、第二SRAM阵列302-
2、...、和第N SRAM阵列302-N)的集成电路300。每个RAM阵列302可以作为SRAM阵列的单个“书(book)”或“库”中单独的“页(page)"。如图3所示，每页中的每个存储器单元200可以从行解码器320接收写字线信号WWL和读字线信号RWL、通过写位线WBL和WBL/从相关的列电路304中的写驱动器(WD)接收写数据，以及通过读位线RBL将读数据输出到相关的列电路304中的感测放大器(SA)。
[0044]每个RAM阵列302可以包括任何数量的行和列的存储器单元。可以使用共享的全局写字线或本地写字线对在每个阵列302中给定的存储器单元行中的存储器单元200进行寻址。类似地，可以使用共同读字线或本地读字线对在每个阵列302中给定的存储器单元行中的存储器单元200进行寻址。在给定的存储器单元列中的存储器单元200可以被耦接到对应的一对写位线和读位线。
[0045]每个读位线RBL可以被耦接到相应的预充电晶体管230。可以使用接收第一使能信号Enl的第一逻辑与门310对与第一阵列302-1相关的(一个或更多个)预充电晶体管230进行门控(例如，还可以使用Enl控制阵列302-1内的其他列中的预充电晶体管)。可以使用接收第二使能信号En2的第二逻辑与门310对与第二阵列302-2相关的(一个或更多个)预充电晶体管230进行门控(例如，还可以使用Enl控制阵列302-2内的其他列中的预充电晶体管)。还可以使用接收第N使能信号EnN的另一个逻辑与门310对与第N阵列相关的(一个或更多个)预充电晶体管230进行门控(例如，还可以使用EnN控制阵列302-N内的其他列中的预充电晶体管)。
[0046]以该方式配置，通过仅断言使能信号Enl-EnN中的一个，仅将预充电信号PRECH传输到RAM阵列中所选择的一个。例如，考虑单个SRAM库包括8个阵列或“页”的场景，可以通过仅断言门控信号Enl来对第一页预充电而其他未选择的页(S卩，第二页到第八页)保持未被预充电，访问8页中的第一页中的存储器单元。可以通过仅断言门控信号En2来对第二页预充电而其他未选择的页保持未被预充电，访问在8页中的第二页中的存储器单元。可以通过仅断言门控信号EnS来对第八页预充电而其他未选择的页(S卩，第一页到第七页)保持未被预充电，访问在第8页中的存储器单元。
[0047]换句话说，只有在阵列中所选择的一个中的读位线可以被预充电，而在其他未选择的阵列中的读位线应保持浮动或被驱动以接地。如上面结合图2所描述的，在读/写操作过程中，所有阵列中的写位线不需要被预充电。如此操作时，在未选择的阵列中，读位线泄漏和有功功率能够被最小化，而仅选择的阵列有助于读位线泄漏和有功功率，从而大大降低了 RAM功耗。使用逻辑与门对预充电信号进行门控仅是说明性的。如果需要，则能够实现选择性地仅对存储器单元的一部分预充电的其他合适的方式。
[0048]图4是比较不同的存储器访问模式的图示。模式400代表传统的8TSRAM读方案的一个时钟周期。根据一个实施例，模式402可以代表说明性的低功率和低速存储器访问的一个时钟周期。根据另一个实施例，模式404可以代表说明性的低功率和高速存储器访问的一个时钟周期。
[0049]时间周期可以代表由相关的行/列解码器对所选择的(一个或更多个)存储器单元寻址所需要的时间的量。时间周期TEvaluate可以代表从所选择的存储器单元读取数据或将数据写入到所选择的存储器单元所需的时间的量(即，TEvaluate可以等于读位线充电或放电所需的时间的量与写位线上的数据被传送到所选择的单元中的内部数据存储节点中所需的时间的量中较大的)。时间周期TData—Qut可以代表数据被恰当锁存和输出(例如，在读操作过程中)所需要的时间的量。
[0050]如图4所示，在传统的读方案400中，在TDeccide和TDatajXlt两者期间，所有的读位线和写位线被预充电。虽然这有助于提高性能，但是在所有的未选择的SRAM存储器单元中，泄漏和有功功率被浪费。
[0051 ] 在低功率低速模式402中，仅在TDeccide之后且在TEvaiuate之前(例如，时间周期Tprecharge410可以被插入在TDecode和TEvaluate之间)，立即实行位线预充电。换句话说，在TDecode和TData—Qut期间，不应该实行位线预充电。以该方式对位线预充电能够有助于减少所有未选择的单元中的存储器泄漏和有功功率，但由于专门用于预充电操作410的额外时间，所以可以增加最小时钟周期。如图4所示，与模式402相关的时钟周期可以大于与模式400相关的时钟周期(即，模式402可以被认为比模式400“慢”)。
[0052]在低功率高速模式404中，可以与TEvaiuate并行地实行位线预充电(例如，在时间周期TPrecharge/Evaiuate期间，同时实行评估和预充电操作420)。与模式402—样，在TDeccide和TData—Qut期间，不应该实行位线预充电。以该方式对位线预充电能够有助于减少所有未选择的单元中的存储器泄漏和有功功率，与模式400相比，同时进一步减少最小时钟周期。如图4所示，与模式404相关的时钟周期可以实际上比与模式400相关的时钟周期小(S卩，模式404可以被认为比传统的模式400 “快”)。
[0053]能够在图5A和图5B所示的读场景中例示模式404性能的增加。图5A示出节点X2存储逻辑“O”的场景。当节点X2为低，读缓冲晶体管TRl被断开。在读操作过程中，读字线RWL可以被断言，同时预充电信号PRECH被断言，从而分别接通读地址晶体管TR2和上拉晶体管230。
[0054]假设RBL名义上被驱动到接地电压Vss，信号SenseOut最初将是高，并且保持器晶体管242被断开。因此，当PRECH被断言时，由于晶体管TRl被断开，所以在没有任何竞争的情况下，晶体管230将朝Vcc上拉RBL。当RBL超过切换阈值Vm时，SenseOut可以被驱动为低以接通保持器晶体管242，并且将用于帮助预充电晶体管230上拉RBL—直到Vcc(或其他正电压电平)为止。
[0055]图5B示出节点X2存储逻辑“I”的场景。当节点X2为高时，读缓冲晶体管TRl被接通。在读操作过程中，读字线RWL可以被断言，同时信号PRECH被断言，从而分别接通读地址晶体管TR2和上拉晶体管230。
[0056]假设RBL名义上被驱动到接地电压Vss，信号SenseOut最初将是高，并且保持器晶体管242被断开。当PRECH被断言时，晶体管TRl和晶体管TR2应该足够强大以保持RBL低于切换阈值Vm。由于在整个读操作过程中，保持器晶体管242被断开，所以在保持器晶体管242与下拉晶体管TRl和TR2之间将没有竞争。这与预充电的位线将总是接通保持器晶体管，导致保持器晶体管和读缓冲下拉晶体管之间的竞争的传统的读方案相反。模式404中该上拉竞争的消除有助于提供在传统的读方案之上的增量速度增益。
[0057]图6是例示当存储器电路操作于低速模式402时在单个时钟周期期间相关波形的行为的时序图。在时间tl，存储器时钟信号CLK可以升高以表示时钟周期的开始，并且地址解码操作可以开始。在持续时间TD_de之后，在时间t2，在持续时间Tprecharge内，信号PRECH可以被断言。
[0058]在时间t3，信号PRECH可以被去断言，并且读字线RWL可以被断言以开始评估阶段。在评估时间周期Te—期间，如果内部节点X2等于逻辑“O”，则读位线RBL可以充电越过Vm(如由波形600所指示的)，或者如果数据存储节点X2等于逻辑“I”，则读位线RBL可以仍然低于Vm(如由波形602所指示的)。
[°°59] 在RBL超过Vm的场景下，在时间t4，Sense0ut可以被驱动为低。在另一个时间周期TDataj5ut之后，读数据可以被锁存且输出，用于进一步的处理(在时间t5)。在图6的示例中，仅在地址解码操作和评估阶段之间(即，在时间t2和时间t3之间)实行预充电操作。
[0060]图7是例示当存储器电路操作于高速模式404时在单个时钟周期期间相关波形的行为的时序图。在时间tl，存储器时钟信号CLK可以升高以表示时钟周期的开始，并且地址解码操作可以开始。在持续时间TDeccide之后，在时间t2，在持续时间Tprecharge/EvalUate内，信号PRECH和读字线RWL可以同时被断言，以并行地对读位线预充电和评估读位线的电压值。[0061 ] 在时间周期TPrecharge/Evaiuate期间，如果内部节点X2等于逻辑“O”，则读位线RBL可以充电越过Vm(如由波形700所指示的)，或者如果数据存储节点X2等于逻辑“I”，则读位线RBL可以仍然低于Vm(如由波形702所指示的)。在RBL超过Vm的场景下，在时间t3，SenSe0ut可以被驱动为低。在另一个时间周期TData—Qut之后，读数据可以被锁存且输出，用于进一步的处理(在时间t4)。在图7的示例中，当RWL被断言时，与评估阶段并行地实行预充电操作。
[0062]虽然以特定的顺序描述了操作的方法，但应当理解，可以在所描述的操作之间实行其他操作，所描述的操作可以被调节，使得它们可以发生在稍微不同的时间，或者所描述的操作可以分布在允许在与处理相关的不同的时间间隔中发生处理操作的系统中，只要以期望的方式实行覆盖操作的处理。
[0063]本文所描述的与具有读缓冲电路的8T存储器单元有关的示例性实施例只是说明性的，并且不限制本发明的保护范围。如果需要，所公开的改进的预充电方案能够被应用于具有少于八个晶体管的存储器单元、具有超过八个晶体管的存储器单元、具有不止一个读/写端口的存储器单元、具有超过两个交叉耦合反相电路的存储器单元，以及其他类型的存储器单元。
[0064]附加实施例:
[0065]附加实施例1.一种集成电路，包括:存储器单元;位线，所述位线被耦接到所述存储器单元;预充电晶体管，所述预充电晶体管被耦接到所述位线；以及用于对所述存储器单元寻址的解码器，其中所述解码器确定在解码时间段期间所述存储器单元是否被选择，并且其中在所述解码时间段期间所述预充电晶体管被断开。
[0066]附加实施例2.根据附加实施例1的集成电路，进一步包括:下拉晶体管，当所述预充电晶体管被断开时，所述下拉晶体管对所述位线放电。
[0067]附加实施例3.根据附加实施例1的集成电路，进一步包括:字线，在所述字线上提供字线信号，其中所述字线被耦接到所述存储器单元，并且其中当所述字线信号被去断言时，所述预充电晶体管被接通。
[0068]附加实施例4.根据附加实施例1的集成电路，进一步包括:字线，在所述字线上提供字线信号，其中所述字线被耦接到所述存储器单元，并且其中当所述字线信号被断言时，所述预充电晶体管被接通。
[0069]附加实施例5.根据附加实施例1的集成电路，进一步包括:附加的位线，所述附加的位线被耦接到所述存储器单元，并且不连接到任何预充电电路。
[0070]附加实施例6.根据附加实施例1的集成电路，其中所述位线包括读位线，所述集成电路进一步包括:至少一个写位线，所述写位线被耦接到所述存储器单元，其中在读操作过程中仅所述读位线被预充电。
[0071]附加实施例7.根据附加实施例1的集成电路，其中所述存储器单元包括在所述位线和接地线之间串联耦接的至少第一读缓冲晶体管和第二读缓冲晶体管，并且其中所述第一读缓冲晶体管接收读地址信号。
[0072]附加实施例8.—种操作集成电路的方法，包括:在解码时间段期间，使用解码器电路对存储器单元寻址;使用预充电电路对被耦接到所述存储器单元的位线预充电；以及在所述解码时间段期间，保持所述预充电电路断开。
[0073]附加实施例9.根据附加实施例8的方法，进一步包括:在所述解码时间段之后，立即接通所述预充电电路。
[0074]附加实施例10.根据附加实施例9的方法，进一步包括:当所述预充电电路被接通时，评估所述存储器单元存储的是逻辑“O”还是逻辑“I”。
[0075]附加实施例11.根据附加实施例9的方法，进一步包括:当所述预充电电路被断开时，评估所述存储器单元存储的是逻辑“O”还是逻辑“I”。
[0076]附加实施例12.根据附加实施例8的方法，进一步包括:并行地评估所述存储器单元存储的是逻辑“O”还是逻辑“I”以及激活所述预充电电路。
[0077]附加实施例13.根据附加实施例8的方法，其中所述存储器单元还被耦接到附加的位线，所述方法进一步包括:在存储器访问操作期间，对所述位线预充电，而不对所述附加的位线预充电。
[0078]附加实施例14.根据附加实施例8的方法，其中所述位线包括读位线，并且其中所述存储器单元进一步被耦接到至少一个写位线，所述方法进一步包括:在存储器访问操作期间，仅对所述读位线预充电，而不对所述至少一个写位线预充电。
[0079]附加实施例15.根据附加实施例8的方法，进一步包括:当所述预充电电路被断开时，主动地对所述位线放电。
[0080]附加实施例16.—种集成电路，包括:第一存储器单元阵列；第二存储器单元阵列；字线，所述字线被耦接到所述第一存储器单元阵列和所述第二存储器单元阵列；第一预充电电路，所述第一预充电电路被耦接到所述第一存储器单元阵列；以及第二预充电电路，所述第二预充电电路被耦接到所述第二存储器单元阵列，其中所述第一预充电电路被激活以访问所述第一阵列中的至少一个存储器单元，而所述第二预充电电路失活以降低所述第二阵列中的功耗。
[0081]附加实施例17.根据附加实施例16的集成电路，其中在所述第一阵列和所述第二阵列中的所述存储器单元被耦接到读位线和写位线，并且其中在存储器访问操作期间，仅所述读位线被预充电。
[0082]附加实施例18.根据附加实施例16的集成电路，其中所述字线包括被直接耦接到所述第一存储器单元阵列和所述第二存储器单元阵列的全局行线。
[0083]附加实施例19.根据附加实施例16的集成电路，进一步包括:行解码器，所述行解码器确定在解码时间段期间访问所述第一阵列和所述第二阵列中的哪一行，其中在所述解码时间段期间，所述第一预充电电路和所述第二预充电电路被断开。
[0084]附加实施例20.根据附加实施例16的集成电路，其中在所述第一阵列和所述第二阵列中的每个存储器单元包括八个晶体管。
[0085]上述仅是本发明的原理的说明，并且能够由本领域中的技术人员做出各种修改。可以单独地或以任何组合实现上述实施例。
[0086]虽然为了清晰起见已经在一些细节上描述了本发明，但是在随附权利要求书的保护范围内显然能够进行某些改变和修改。虽然随附权利要求中的一些仅是它们的前述权利要求的单一从属或仅引用它们的前述权利要求中的一些，但是它们的相应的特征(一个或更多个)能够与任何其他权利要求的特征(一个或更多个)组合。
【主权项】
1.一种集成电路，其包括: 存储器单元； 位线，所述位线被耦接到所述存储器单元； 预充电晶体管，所述预充电晶体管被耦接到所述位线；以及 用于对所述存储器单元寻址的解码器，其中所述解码器确定在解码时间段期间所述存储器单元是否被选择，并且其中在所述解码时间段期间所述预充电晶体管被断开。2.根据权利要求1所述的集成电路，进一步包括: 下拉晶体管，当所述预充电晶体管被断开时，所述下拉晶体管对所述位线放电。3.根据权利要求1所述的集成电路，进一步包括: 字线，在所述字线上提供字线信号，其中所述字线被耦接到所述存储器单元，并且其中当所述字线信号被去断言时，所述预充电晶体管被接通。4.根据权利要求1所述的集成电路，进一步包括: 字线，在所述字线上提供字线信号，其中所述字线被耦接到所述存储器单元，并且其中当所述字线信号被断言时，所述预充电晶体管被接通。5.根据权利要求1所述的集成电路，进一步包括: 附加的位线，所述附加的位线被耦接到所述存储器单元，并且不连接到任何预充电电路。6.根据权利要求1所述的集成电路，其中所述位线包括读位线，所述集成电路进一步包括: 至少一个写位线，其被耦接到所述存储器单元，其中在读操作过程中仅所述读位线被预充电。7.根据权利要求1所述的集成电路，其中所述存储器单元包括在所述位线和接地线之间串联耦接的至少第一读缓冲晶体管和第二读缓冲晶体管，并且其中所述第一读缓冲晶体管接收读地址信号。8.一种操作集成电路的方法，其包括: 在解码时间段期间，使用解码器电路对存储器单元寻址； 使用预充电电路对被耦接到所述存储器单元的位线预充电；以及 在所述解码时间段期间，保持所述预充电电路断开。9.根据权利要求8所述的方法，进一步包括: 在所述解码时间段之后，立即接通所述预充电电路。10.根据权利要求9所述的方法，进一步包括: 当所述预充电电路被接通时，评估所述存储器单元存储的是逻辑O还是逻辑I。11.根据权利要求9所述的方法，进一步包括: 当所述预充电电路被断开时，评估所述存储器单元存储的是逻辑O还是逻辑I。12.根据权利要求8所述的方法，进一步包括: 并行地评估所述存储器单元存储的是逻辑O还是逻辑I以及激活所述预充电电路。13.根据权利要求8所述的方法，其中所述存储器单元还被耦接到附加的位线，所述方法进一步包括: 在存储器访问操作期间，对所述位线预充电，而不对所述附加的位线预充电。14.根据权利要求8所述的方法，其中所述位线包括读位线，并且其中所述存储器单元进一步被耦接到至少一个写位线，所述方法进一步包括: 在存储器访问操作期间，仅对所述读位线预充电，而不对所述至少一个写位线预充电。15.根据权利要求8所述的方法，进一步包括: 当所述预充电电路被断开时，主动地对所述位线放电。16.—种集成电路，其包括: 第一存储器单元阵列； 第二存储器单元阵列； 字线，所述字线被耦接到所述第一存储器单元阵列和所述第二存储器单元阵列； 第一预充电电路，所述第一预充电电路被耦接到所述第一存储器单元阵列；以及 第二预充电电路，所述第二预充电电路被耦接到所述第二存储器单元阵列，其中所述第一预充电电路被激活以访问所述第一阵列中的至少一个存储器单元，而所述第二预充电电路失活以降低所述第二阵列中的功耗。17.根据权利要求16所述的集成电路，其中在所述第一阵列和所述第二阵列中的所述存储器单元被耦接到读位线和写位线，并且其中在存储器访问操作期间，仅所述读位线被预充电。18.根据权利要求16所述的集成电路，其中所述字线包括被直接耦接到所述第一存储器单元阵列和所述第二存储器单元阵列的全局行线。19.根据权利要求16所述的集成电路，进一步包括: 行解码器，所述行解码器确定在解码时间段期间访问所述第一阵列和所述第二阵列中的哪一行，其中在所述解码时间段期间，所述第一预充电电路和所述第二预充电电路被断开。20.根据权利要求16所述的集成电路，其中在所述第一阵列和所述第二阵列中的每个存储器单元包括八个晶体管。
【文档编号】G11C7/12GK105845168SQ201610070134
【公开日】2016年8月10日
【申请日】2016年2月1日
【发明人】R·库马尔, W·Y·郭, K·C·唐
【申请人】阿尔特拉公司