感测期间的字线突跳：修整和相邻的字线的制作方法

感测期间的字线突跳：修整和相邻的字线的制作方法
【专利摘要】当将感测电压施加到非易失性存储器电路的字线的一端时，使用其中电压被初始地升高到稍微高于其最终期望电压的初始突跳。使用芯片上电路用于确定字线的RC时间常数允许针对电路的特性修整该突跳。为了进一步改善NAND型架构中的读取操作的稳定时间，当在选择的字线上将电压升高到期望的读取电平时，可以将其中未选择的字线的电压短暂下降的反向突跳施加到相邻未选择的字线。
【专利说明】
感测期间的字线突跳:修整和相邻的字线
技术领域
[0001]本申请涉及使用IC存在存储器单元的电荷IC存元件中的电荷记录数据的诸如半 导体闪速存储器的可重新编程的非易失性存储器系统的操作。
【背景技术】
[0002] 能够非易失性地贮存电荷的固态存储器、特别是以封装为小型卡的EEPROM和闪速 EEPROM的形式的固态存储器，最近成为各种移动和手持设备、特别是信息装置和消费电子 产品中的存储选择。不同于也是固态存储器的RAM(随机存取存储器），快闪存储器是非易失 性的，并且即使在切断电源之后仍保持它所存储的数据。此外，不同于ROM(只读存储器），快 闪存储器是可重写的，类似于磁盘存储设备。尽管成本更高，但是快闪存储器正被更多地用 于大容量存储应用中。
[0003] 快闪EEPROM与EEPROM(电可擦除可编程只读存储器)的相似之处在于，它是可被擦 除并且使新数据被写到或"编程"到其存储器单元中的非易失性存储器。在场效应晶体管结 构中，快闪EEPROM与EEPROM都利用在源极和漏极区域之间的、位于半导体衬底中的沟道区 之上的浮置(未连接的）导电栅极。然后在浮置栅极之上提供控制栅极。由被保留在浮置栅 极上的电荷量来控制晶体管的阈值电压特性。也就是，对于浮置栅极上给定水平的电荷，存 在必须在"导通"晶体管之前施加到控制栅极以允许在其源极和漏极区之间导电的相应电 压(阈值）。诸如快闪EEPROM的快闪存储器允许整块的存储器单元同时被擦除。
[0004] 浮置栅极可以保持一个范围的电荷，因此可以被编程到在阈值电压窗内的任何阈 值电压电平。由设备的最小和最大阈值电平来界定(delimit)阈值电压窗的大小，该最小和 最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗通常取决于存储器 设备的特性、工作条件和历史。在该窗内的每个不同的、可分辨的阈值电压电平范围原则上 可以用于指定单元的明确的存储器状态。
[0005] 为了改进读取和编程性能，在阵列中的多个电荷存储元件或存储器晶体管被并行 读取或编程。因此，一"页"存储器元件被一起读取或编程。在现有存储器架构中，一行典型 地含有若干交错的页或者可以构成一页。一页的所有存储器元件被一起读取或编程。
[0006] 非易失性存储器设备还由具有用于存储电荷的介电层的存储器单元制造。取代先 前描述的导电浮置栅极元件，使用介电层。ONO介电层延伸穿过在源极和漏极扩散之间的沟 道。用于一个数据位的电荷被定位在与漏极相邻的介电层中，且用于另一个数据位的电荷 被定位在与源极相邻的介电层中。例如，非易失性存储器单元可以具有夹在两个二氧化硅 层之间的俘获(trapp ing)电介质。通过分别读取该电介质内的空间上分离的电荷存储区域 的二进制状态来实现多状态数据存储。

【发明内容】

[0007] 呈现了用于操作根据NAND型架构形成的非易失性存储器阵列的方法。该方法包 括:对于沿着选择的字线的存储器单元进行感测操作，所述阵列的字线被偏置到第一组偏 置条件，在进行所述感测操作之前，建立所述第一组偏置条件。所述第一组偏置条件包括以 第一感测电压驱动所述选择的字线并且以允许沿着所述阵列的未选择的字线的存储器单 元导电的电压驱动所述未选择的字线。建立所述第一组偏置条件包括:将所述未选择的字 线设置到允许沿着所述未选择字线的存储器单元导电的电压；以及随后将所述选择的字线 从初始电平升高到所述第一感测电压，其中，在所述选择的字线被升高时，与所述选择的字 线相邻的未选择的字线的电压电平从允许沿着所述未选择的字线的存储器单元导电的电 压降低并且然后返回到所述允许沿着所述未选择的字线的存储器单元导电的电压。
[0008] 集成电路包括：多个控制线；线驱动器电路，以用于提供线电压电平；以及线解码 电路，连接到所述控制线以及所述线驱动器电路，所述线电压电平通过所述线驱动器电路 在所述控制线的第一端被选择性地施加到所述控制线。该集成电路还包括时间常数确定电 路，连接到所述线解码电路，用于确定所述驱动器电路对所述控制线的相对于所述第一端 的远端充电的时间常数。芯片上控制电路连接到所述线驱动器电路、所述线解码电路和所 述时间常数确定电路，从而当施加第一电压电平到选择的控制线时，所述线驱动器电路初 始地将所述选择的控制线斜升到比所述第一电压更高的电平达第一间隔。所述第一间隔的 持续时间是基于由所述时间常数确定电路确定的所述选择的控制线的时间常数。
[0009] 各个方面、优点、特征和实施例被包括在其示例性示例的以下描述中，该描述应结 合附图来考虑。本文所引用的所有的专利、专利申请、文章、其它公开物、文档和事物通过对 其整体的此引用合并于此用于所有的目的。至于任何所并入的公开物、文档或事物与本申 请之间在术语的定义或使用中的任何不一致或矛盾，应以本申请的那些为准。
【附图说明】
[0010] 图1示意性地示出了适用于实现在下面描述的各个方面的存储器系统的主要硬件 组件。
[0011] 图2示意性地示出了非易失性存储器单元。
[0012] 图3示出了对于浮置栅极以固定的漏极电压在任何一个时间可以选择性地贮存的 四个不同的电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。
[0013] 图4示意性地示出了组织为NAND串的存储器单元串。
[0014] 图5示出了由诸如图4中所示的NAND串50构成的存储器单元的NAND阵列210的示 例。
[0015] 图6示出了组织为NAND配置的存储器单元的一页被并行感测或编程。
[0016] 图7A-7C示出了编程总体的存储器单元的示例。
[0017] 图8示出了3-D NAND串的物理结构的示例。
[0018] 图9-12关注NAND型(更具体地"BiCS"型）的特定单片三维(3D)存储器阵列。
[0019] 图13示出了由每一个连接到相应的感测放大器的位线组跨跃的块的阵列。
[0020] 图14关注关于稳定时间的有问题的位线样式。
[0021] 图15是从以上看到的指状结构的一部分的更详细的视图。
[0022]图16示出了用于对近的块的位线TBL(近)和远的块的位线TBL(远)预充电的相对 时间。
[0023]图17示出了划分为多个片段的阵列的块，一个或多个相邻的块的每一个。
[0024] 图18是所涉及的过程的一些方面的简化的流程。
[0025] 图19是图11的细节以示出与字线相关联的RC时间常数也可以如何基于字线在块 中的位置而变化。
[0026]图20表示存储器芯片的示例的一部分的顶视图。
[0027] 图21示意性地表示字线的单端时间常数测量所涉及的元件中的一些。
[0028] 图22是用于检测字线的远端的充电的电路功能性时序图。
[0029]图23是示例性RC测量电路的框图。
[0030]图24示出了通过对线的远端放电而不是充电使用三个检测点确定时间常数的可 替换实施例。
[0031]图25类似于图21，但是电流检测器在近端处用于实现图24的实施例。
[0032]图26示出了将字线分为多个区。
[0033] 图27A是不同的字线充电的相对速率的示意表示。
[0034] 图27B是通过对于具有更快的RC常数的字线使用不同的定时可得到的时间节省的 不意表不。
[0035] 图28是用于基于不同的稳定时间的性能优化的电路元件中的一些的框图。
[0036]图29示出了字线电压突跳的概念。
[0037] 图30示出了在转变到读取电平期间具有对于几个工艺角修整的突跳的字线稳定 的示例。
[0038] 图31是选择的字线和相邻字线的电压电平的细节。
[0039] 图32再次示出在顶部的选择的字线和在底部的相邻者。
[0040] 图33示出了对于不具有相邻字线反向突跳、具有相邻字线反向突跳的选择的字线 以及未选择的相邻字线的稳定区域。
【具体实施方式】 [0041 ] 存储器系统
[0042] 图1示意性地例示了适于实现以下的存储器系统的主要硬件组件。存储器系统90 典型地通过主机接口与主机90-起操作。存储器系统可以是诸如存储卡的可移动存储器的 形式，或可以是嵌入式存储器系统的形式。存储器系统90包括由控制器100控制其操作的存 储器102。存储器102包括分布在一个或多个集成电路芯片上的一个或多个非易失性存储器 单元阵列。控制器100可以包括接口电路110、处理器120、R0M(只读存储器）122、RAM(随机存 取存储器）130、可编程非易失性存储器124、以及另外的组件。通常取决于具体应用，控制器 典型地被形成为ASIC(专用集成电路)和在这种ASIC中包含的组件。
[0043] 关于存储器部分102,半导体存储器设备包括诸如动态随机存取存储器（"DRAM"） 或静态随机存取存储器（"SRAM"）设备的易失性存储器设备、诸如电阻式随机存取存储器 ("ReRAM"）、电可擦除可编程只读存储器（"EEPR0M"）、快闪存储器（其也可以被认为是 EEPROM的子集）、铁电随机存取存储器（"FRAM")和磁阻随机存取存储器（"MRAM"）的非易失 性存储器设备、以及其他能够存储信息的半导体元件。每种类型的存储器设备可以具有不 同的配置。例如，快闪存储器设备可以以NAND或NOR配置来配置。
[0044] 存储器设备可以由无源和/或有源元件以任何组合形成。通过非限制性的示例，无 源半导体存储器元件包括ReRAM设备元件，在一些实施例中其包含电阻率切换存储元件，诸 如反熔丝、相变材料等，并且可选地包括操纵元件，诸如二极管等。进一步通过非限制性的 示例，有源半导体存储器元件包括EEPROM和快闪存储器设备元件，在一些实施例中其包括 含有电荷存储区域的元件，比如浮置栅极、导电纳米粒子、或电荷存储介电材料。
[0045] 多个存储器元件可以被配置以便它们串联连接或者以便每个元件单独可访问。通 过非限制性的示例，NAND配置中的快闪存储器设备(NAND存储器)典型地包含串联连接的存 储器元件。NAND存储器阵列可以被配置以便阵列由多串存储器组成，其中一串由共享单个 位线的多个存储器元件组成并且作为组被访问。可替换地，存储器元件可以被配置以便每 个元件单独可访问，例如，NOR存储器阵列。NAND和NOR存储器配置是示例的，并且存储器元 件可以以其它方式配置。
[0046] 位于基板内和/或基板上的半导体存储器元件可以以二维或三维布置，诸如二维 存储器结构或三维存储器结构。
[0047] 在二维存储器结构中，半导体存储器元件被布置在单个平面中或单个存储器设备 级中。典型地，在二维存储器结构中，存储器元件被布置在大体上平行于支撑存储器元件的 基板的主表面而延伸的平面中（例如，在x-z方向的平面中）。基板可以是晶圆(wafer)，存储 器元件的层形成在晶圆上或晶圆中，或者基板可以是载体基板，在存储器元件形成之后载 体基板被附接至存储器元件。作为非限制性的示例，基板可以包括诸如硅的半导体。
[0048] 存储器元件可以以有序的阵列布置在单个存储器设备级中，比如多个行和/或列 中。然而，存储器元件可以以非规则的或非正交的配置而排列。每个存储器元件可以具有两 个或更多个电极或者接触线，诸如位线和字线。
[0049] 三维存储器阵列被布置以便存储器元件占据多个平面或多个存储器设备级，从而 形成三维的结构（即，在x、y和z方向，其中y方向基本垂直于基板的主表面，且X方向和y方向 基本上平行于基板的主表面）。
[0050] 作为非限制性的示例，三维存储器结构可以被垂直地布置成多个二维存储器设备 级的堆叠。作为另一个非限制性的示例，三维存储器阵列可以被布置成多个垂直列（例如， 基本垂直于基板的主表面、即在y方向延伸的列），每列具有在每一列中的多个存储器元件。 列可以被布置在二维配置中，例如，在χ-ζ平面中，得到具有在多个垂直堆叠的存储器平面 上的元件的存储器元件的三维布置。在三维中的存储器元件的其它配置也可以构成三维存 储器阵列。
[0051 ]通过非限制性的示例，在三维NAND存储器阵列中，存储器元件可以耦合在一起以 形成在单个水平(例如，x-z)存储器设备级内的NAND串。可替换地，存储器元件可以耦合在 一起以形成穿过多个水平存储器设备级的垂直的NAND串。可以设想其他的三维配置，其中 一些NAND串包含在单个存储器级中的存储器元件，而其他串包含跨越穿过多个存储器级的 存储器元件。三维存储器阵列也可以被设计在NOR配置中和ReRAM配置中。
[0052]典型地，在单片三维存储器阵列中，一个或多个存储器设备级形成在单个基板上。 可选地，单片三维存储器阵列也可以具有至少部分地在单个基板内的一个或多个存储器 层。作为非限制性的示例，基板可以包含诸如硅的半导体。在单片三维阵列中，构成阵列的 每个存储器设备级的层典型地形成在阵列的底层存储器设备级的层上。然而，单片三维存 储器阵列的相邻的存储器设备级的层可以被共享或者具有在存储器设备级之间的中间层。
[0053] 那么同样，二维阵列可以分别形成，然后封装在一起以形成具有存储器的多个层 的非单片存储器设备。例如，可以通过在分别的基板上形成存储器级然后一个在另一个顶 上地堆叠存储器级来构建非单片堆叠的存储器。可以在堆叠前使基板变薄或者将其从存储 器设备级移除，但是由于存储器设备级最初在分别的基板上形成，得到的存储器阵列不是 单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列（单片或非单片）可以 在分别的芯片上形成然后封装在一起以形成堆叠芯片存储器设备。
[0054] 存储器元件的操纵以及与存储器元件的通信通常需要相关联的电路。作为非限制 性的示例，存储器设备可以具有用于控制和驱动存储器元件以完成诸如编程和读取的功能 的电路。该相关联的电路可以与存储器兀件在相同的基板上和/或在单独的基板上。例如， 用于存储器读-写操作的控制器可以位于单独的控制器芯片上和/或与存储器元件相同的 基板上。
[0055] 应当认识到，以下并不限于所描述的二维和三维示例性结构，而是覆盖在如本文 所述的精神和范围内的所有相关的存储器结构。
[0056] 物理存储器结构
[0057]图2示意性地例示了非易失性存储器单元。存储器单元10可以通过具有诸如浮置 栅极或电荷俘获(电介质)层的电荷贮存单元20的场效应晶体管来实现。存储器单元10还包 括源极14、漏极16和控制栅极30。
[0058]存在许多如今正在使用的商业上成功的非易失性固态存储器设备。这些存储器设 备可以采用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
[0059]典型的非易失性存储器单元包含EEPROM和快闪EEPR0M。此外，存储器设备的示例 利用介电存储元件。
[0060] 在实践中，通常通过在参考电压被施加到控制栅极时感测跨过单元的源极和漏极 电极的传导电流来读取单元的存储器状态。因此，对于在单元的浮置栅极上的每个给定电 荷，可以检测到相对于固定的参考控制栅极电压的相应的传导电流。类似地，可编程到浮置 栅极上的电荷的范围限定了相应的阈值电压窗或相应的传导电流窗。
[0061] 可替换地，取代检测在划分的电流窗之中的传导电流，能够在控制栅极处对于在 测试下的给定存储器状态设置阈值电压，且检测传导电流是否低于或高于阈值电流(单元_ 读取参考电流）。在一个实现方式中，通过检查传导电流正通过位线的电容放电的速率来完 成相对于阈值电流对传导电流的检测。
[0062] 图3例示了对于浮置栅极可以在任何一个时间选择性地存储的四个不同的电荷 Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。利用固定的漏极电压偏置，四条 1〇对7〇；实曲线表示可以在存储器单元的浮置栅极上编程的七个可能的电荷水平中的四 个，其分别对应于四个可能的存储器状态。作为示例，总体的单元的阈值电压窗的范围可以 从0.5V到3.5V。可以通过以每个0.5V的间隔将阈值窗划分为区域来分界七个可能编程的存 储器状态"0"、"Γ、"2"、"3"、"4"、"5"、"6"以及被擦除的状态(未示出）。例如，如果如所示使 用2μΑ的参考电流IREF，则用Ql编程的单元可以被认为是处于存储器状态"1"，因为其曲线 在由VCG = O. 5V和1.0 V而分界的阈值窗的区域内与Iref相交。类似地，Q4处于存储器状态 "5"。
[0063] 如从以上的描述中可以看出，使存储器单元存储越多的状态，其阈值窗划分得越 精细。例如，存储器设备可以具有含有从-1.5V到5V的范围的阈值窗的存储器单元。这提供 了6.5V的最大宽度。如果存储器单元要存储16个状态，每个状态在阈值窗中可以占据200mV 到300mV。这将需要在编程和读取操作中更高的精度，以便能够实现所需的分辨率。
[0064] NAND 结构
[0065] 图4示意性地例示了组织成NAND串的一串存储器单元。NAND串50包括通过其源极 和漏极菊链连接的一系列存储器晶体管M1、M2、. ..Mn(例如，n = 4、8、16或更高）。一对选择 晶体管S1、S2控制存储器晶体管链的分别经由NAND串的源极端子54和漏极端子56与外部世 界的连接。在存储器阵列中，当源极选择晶体管Sl导通时，源极端子耦合到源极线(见图5)。 类似地，当漏极选择晶体管S2导通时，NAND串的漏极端子耦合到存储器阵列的位线。在链中 的每个存储器晶体管10充当存储器单元。其具有电荷贮存元件20以存储给定量的电荷，以 便表示意图的存储器状态。每个存储器晶体管的控制栅极30允许对读取和写入操作的控 制。如将从图5可见，一行NAND串的相应的存储器晶体管的控制栅极30全部连接到相同的字 线。类似地，选择晶体管S1、S2的每个的控制栅极32提供分别经由其源极端子54和漏极端子 56对NAND串的控制访问。同样地，一行NAND串的相应的选择晶体管的控制栅极32全部连接 到相同的选择线。
[0066]当NAND串内的被寻址的存储器晶体管10在编程期间被读取或被验证时，其控制栅 极30被供应有适当的电压。同时，在NAND串50中的其余未被寻址的存储器晶体管通过在其 控制栅极上施加足够的电压而完全导通。以这种方式，从各个存储器晶体管的源极到NAND 串的源极端子54有效地创建导电路径，且同样地，从各个存储器晶体管的漏极到单元的漏 极端子56有效地创建导电路径。
[0067]图5示出了由诸如图4所示的NAND串50构成的存储器单元的NAND阵列210的示例。 沿着NAND串的每列，诸如位线36的位线耦合到每个NAND串的漏极端子56。沿着NAND串的每 排(bank)，诸如位线34的源极线耦合到每个NAND串的漏极端子54。另外，沿着一排NAND串中 的一行存储器单元的控制栅极连接到诸如字线42的字线。沿着一排NAND串中的一行选择晶 体管的控制栅极连接到诸如选择线44的选择线。一排NAND串中的整行存储器单元可以通过 在该排NAND串的字线和选择线上的适当的电压被寻址。
[0068]图6例示了在NAND配置中组织的、并行被感测或编程的一页存储器单元。图6主要 显示了在图5的存储器阵列210中的一排NAND串50,其中每个NAND串的细节明确地在图4中 示出。诸如页60的物理页是能并行被感测或编程的一组存储器单元。这通过相应页的感测 放大器212来完成。感测结果被锁存在一组相应的锁存器214中。每个感测放大器可以经由 位线耦合到NAND串。页由共同连接到字线42的页的单元的控制栅极而使能，且每个单元可 由经由位线36可访问的感测放大器而访问。作为示例，当分别感测或编程页的单元60时，感 测电压或编程电压被分别施加到公共字线WL3,同时在位线上有适当的电压。
[0069] 存储器的物理组织
[0070] 快闪存储器及其它类型的存储器之间的一个差别是，单元从已擦除的状态被编 程。即，浮置栅极首先被清空电荷。编程然后将期望量的电荷添加回浮置栅极。它不支持从 浮置栅极移除一部分电荷以从更多的编程状态去到更少的编程状态。这意味着更新后的数 据不能盖写(overwrite)现有数据，并且更新后的数据被写入到先前未写入的位置。
[0071] 此外，擦除是从浮置栅极清空所有电荷且一般花费可观的时间。鉴于此，逐个单元 或者甚至逐个页擦除将会是麻烦和非常慢的。实际上，存储器单元的阵列被划分成大量的 存储器单元块。如对于快闪EEPROM系统常见的，块是擦除的单位。也就是说，每个块包含一 起被擦除的最小数量的存储器单元。尽管在块中聚集大量单元以被并行地擦除将改进擦除 性能，但是大尺寸的块也需要应对大量的更新和废弃的数据。
[0072]每个块典型地被划分成多个物理页。逻辑页是包含与物理页中的单元的数量相等 的多个位的编程或读取的单位。在每单元存储一位的存储器中，一个物理页存储一个逻辑 页的数据。在每单元存储两位的存储器中，物理页存储两个逻辑页。存储在物理页中的逻辑 页的数量因而反映每单元存储的位的数量。在一个实施例中，各个页可被划分成段，且段可 以包含在一个时间作为基本编程操作被写入的最少数量的单元。一个或多个逻辑页的数据 典型地存储在一行存储器单元中。一页可以存储一个或多个扇区。扇区包括用户数据和开 销数据。
[0073] 全部位、全序列MLC编程
[0074] 图7A-7C示出了编程4个状态存储器单元的总体的示例。图7A示出了可编程为分别 表示存储器状态"〇"、"1"、"2"和"3"的阈值电压的四个不同分布的总体的存储器单元。图7B 示出了用于擦除的存储器的"擦除的"阈值电压的初始分布。图7C示出了在存储器单元的许 多已经被编程之后的存储器的示例。实质上，单元初始地具有"擦除的"阈值电压并且编程 将使其移动到更高的值而进入由验证电平VVuV 2和vV3分界的三个区域之一。以此方式，每 个存储器单元可以被编程到三个编程的状态"1"、"2"和"3"之一或者在"擦除的"状态中保 持未被编程。由于存储器得到更多编程，如图7B所示的"擦除的"状态的初始分布将变得更 窄并且擦除的状态由"0"状态表示。
[0075] 具有较低位和较高位的2位码可以被用于表示四个存储器状态的每一个。例如， "0"、"Γ、"2"和"3"状态分别由"11"、"01"、"00"和"10"表示。可以通过在"全序列"模式中感 测而从存储器中读取2位数据，在"全序列"模式中通过分别在三个子遍(sub-pass)中相对 于读取分界阈值rVi、rV2和rV3感测而一起感测2位。
[0076] 3-D NAND结构
[0077] 传统二维(2_D)NAND阵列的替换布置是三维(3-D)阵列。与沿着半导体晶圆的平面 表面形成的2-D NAND阵列相对照，3-D阵列从晶圆表面向上延伸并且通常包括向上延伸的 存储器单元的堆叠或者列。各种3-D布置是可能的。在一个布置中，NAND串垂直地形成，其中 一端(例如源极)在晶圆表面处并且另一端(例如漏极)在顶部。在另一布置中，NAND串以U-形状形成，使得NAND串的两端可在顶部访问，从而促进这样的串之间的连接。
[0078] 图8示出了沿着垂直的方向延伸、即在垂直于基板的x-y平面的Z-方向上延伸的 NAND串701的第一示例。存储器单元形成在垂直的位线（局部位线）703穿过字线（例如WL0、 WLl等)之处。在局部位线和字线之间的电荷俘获层贮存电荷，这影响由如下字线(栅极)形 成的晶体管的阈值电压:该字线(栅极)耦合到由其围绕的垂直位线(沟道）。可以通过形成 字线的堆栈并且然后蚀刻存储器孔而形成这样的存储器单元，存储器单元将形成在该存储 器孔处。存储器孔然后沿着电荷俘获层排列并且被填充有适当的局部位线/沟道材料(具有 合适的介电层用于隔离）。
[0079] 至于平面NAND串，选择栅极705、707位于串的任一端以允许NAND串选择性地连接 到外部元件709、711或者与外部元件709、711隔离。这样的外部元件通常是服务于大量NAND 串的导线，比如公共源极线或位线。垂直的NAND串可以以类似于平面NAND串的方式操作，并 且SLC和MLC操作两者是可能的。尽管图8示出了具有32个单元(0-31)串联连接的NAND串的 示例，但是NAND串中的单元的数量可以是任意合适的数量。为了清晰而未示出所有的单元。 应理解的是，额外的单元形成在字线3-29(未示出）与局部垂直的位线相交处。
[0080]不严格地说，可以将图5和6的各个结构50和210向上倾斜以垂直于χ-y平面而形成 3D NAND阵列。在该示例中，每个y-z平面对应于图6的页结构，m个这样的平面在不同的X位 置处。（全局)位线BLl-m的每一个越过顶部行进到相关联的感测放大器Al-m。字线WLl-n以 及源极和选择线SSLl-n和DSLl-n然后在X方向上行进，NAND串在底部连接到公共源极线 CSL 0
[0081 ]图9-12更详细地关注NAND型（更具体地"BiCS"型）的特定单片三维（3D)存储器阵 列，其中一个或多个存储器设备级形成在单个基板之上。图9是这样的结构的一部分的斜投 影，示出了对应于图5中的页结构的两个的部分，其中，取决于实施例，这些的每一个可以对 应于分开的块或者是相同的块的不同的"指状物(finger)"。这里，替代于NAND串位于共同 的y-z平面中，它们在y方向上挤压在一起，使得NAND串在X方向有些交错（stagger)。在顶 部，NAND串沿着跨过在X方向上行进的阵列的多个这样的子划分的全局位线(BL)而连接。这 里，全局公共源极线（SL)也在X方向中穿过多个这样的结构排列并且在NAND串的底部连接 到源极，这些NAND串通过用作单独的指状物的局部公共源极线的局部互联(LI)而连接。取 决于实施例，全局源极线可以跨过整个阵列结构或者仅一部分的阵列结构。替代使用局部 互联(LI)，变型可以包括以U型结构形成的NAND串，其中串自身的一部分往回向上排列。 [0082]在图9的右边是来自左边的结构的垂直的NAND串之一的元件的表示。多个存储器 单元通过漏极选择栅极SGD在顶部连接到相关联的位线BL并且通过相关联的源极选择栅极 SDS连接到相关联的局部源极线LI而到全局源极线SL。选择栅极具有比存储器单元更长的 长度通常是有用的，其中这可以替代地通过具有串联的几个选择栅极而实现，有助于层的 更加均一的处理。此外，选择栅极可编程以调节它们的阈值水平。该示例性实施例还包括在 端部的不被用于贮存用户数据的几个虚(du_y)单元，由于它们接近选择栅极使得它们更 容易受到干扰。
[0083] 图10示出了示例性实施例中的两个块的结构的顶视图。示出了两个块（上面的 BLK0、下面的BLKl)，每一个具有从左向右排列的四个指状物。每一级的字线和选择栅极线 也从左向右排列，相同的块的不同的指状物的字线共同连接在"平台（terrace)"处并且然 后通过在WLTr处的字线选择栅极而接收它们各自的电压电平。在块中的给定层的字线也可 以共同地连接在平台的远侧。选择的栅极线对于每一级可以是单独的，而不是共同的，允许 指状物被单独地选择。位线被示出为在页中上下排列并且连接到感测放大器电路上，其中， 取决于实施例，每个感测放大器可以对应于单个位线或者被复用到几个位线。
[0084] 图11示出了一个块的侧视图，也是具有四个指状物。在该示例性实施例中，在NAND 串的任一端的选择栅极SGD和SGS由四层形成，在层之间具有字线WL，都形成在CPWELL(CP 阱）之上。通过将给定指状物的选择栅极设置到电平VSG来选择该给定指状物，并且字线根 据操作而偏置，比如用于选择的字线的读取电压(VCGRV)和用于未选择的字线的读取-通过 电压(VREAD)。未选择的指状物然后可以通过相应地设置它们的选择栅极而被截止。
[0085]图12示出了单独的单元的一些细节。介电核排列在垂直的方向上并且被沟道硅层 围绕，该沟道硅层又被隧道电介质(TNL)并且然后被电荷俘获介电层(CTL)围绕。单元的栅 极在这里由钨形成，钨由金属屏障围绕并且通过阻隔(BLK)氧化物和高K层与电荷俘获层隔 分呙。
[0086] 对于更快的位线稳定/恢复的块分段
[0087] 在存储器阵列中，比如在以上所述的那些，存储器单元通常沿着字线和位线形成。 图5和10示出了阵列结构的一些示例，其中存储器单元的NAND串沿着穿过阵列排列的全局 位线连接。这些位线跨过多个块或者通常跨过整个平面。感测和其它操作通常需要位线被 设置到特定的电压电平。更加靠近感测放大器电路的块相比于更远离感测放大器的块经历 更快的位线稳定/恢复时间。这是因为远侧的块经历巨大的位线电阻并且具有跨过其的IR 降。因此，远侧的位线电平相比于近侧将更小。由于远侧的位线电平相比于近的块更小，其 强耦合其相邻位线，花费更多的时间来稳定/恢复。结果，远侧的块具有并且因此我们看到 的较慢的性能并且也消耗更多的电流，因为直到BL稳定/恢复，电流流动了更长的时间。为 了避免误差，存储器设备将基于最慢的块设置时间，需要比更快的、更近的块所需的更多的 时间和电流。
[0088] 该情况可以由示出了N+1个块的阵列的图13示出，其中N可以达到数百或者数千。 一组位线BLO到BLM、303-0到303-M跨过块并且每一个连接到相应的感测放大器SA 305-0到 305-M。图13示出了每感测放大器一个位线，但是在其它布置中，不是所有的位线被同时选 择(如其中仅每隔一个或者每第四个位线被一起感测）。沿着近的（靠近感测放大器的)和远 的块之间的位线的电阻被示意性地表示为R_BL并且也示出了位线间电容。沿着位线的该电 阻和位线间电容可能导致最近的块301-N和最远的块301-0之间的稳定时间的显著差异。图 14进一步考虑该情况。
[0089]感测操作可以是封锁（lock out)类型或者不封锁类型。当读取多状态数据时，诸 如以上关于图7A-7C所示的，存储器通常以最低的状态开始并且经过较高的状态一路向上。 一旦单元被读取并且被确定为处于1状态，不需要检查2以及更高的状态;并且如果对这些 更高的状态读取该单元，它们将导电，浪费电流而没有提供另外的信息。为了避免此情况， 存储器装置可以使用"封锁读取"，其中一旦单元的状态被确定，该位线被封锁而不进一步 读取其它更高的状态，直到该页结束并且存储器移动到新的页。结果，封锁读取使用较少的 电流，但是以更大的复杂性和更低的性能为代价，使得取决于应用，也经常使用"不封锁" (NLO)操作。（关于不封锁读取以及还有在此可应用的感测放大器电路的更多信息可以在美 国专利公开号2014-0003157中找到）。近块-远块变化的结果在不封锁的情况中更加显著， 如可以关于图14示出的。
[0090] 图14关注对于不封锁情况的最有问题的位线样式。关于中心的g位线，第二最相邻 的位线是高导电的（像是相应的选择的存储器单元例如在0状态并且感测操作是对于3状 态，例如拉动200nA)，可以向下耦合紧密相邻的非导电位线，使得它们的斜升较慢并且导致 更长的位线稳定时间。耦合量取决于高度导电的位线的最终电平。由于位线电阻，当远侧的 块被选择时，位线将经历显著的IR降，并且在远侧块处的高导电的位线电平将低得多，因此 耦合甚至更强烈，导致更长的位线稳定时间。
[0091] 以下讨论主要在BiCS类型的3D NAND结构的上下文中给出，因为此于该架构，情况 通常更严重，但是所述的技术可以应用到包括2D NAND的其它类型的阵列架构。该问题对于 BiCS类型的结构更严重的原因可以通过比较图6与图15看出。在图6的2D NAND块中，每个位 线(除了端部位线以外)在每一侧具有一个相邻者。图15是从上看到的指状结构的一部分的 更加详细的视图，其中NAND串向下排列到页中。关注NAND串PL26,其具有可以耦合的多个靠 近的相邻者并且这些列的偏移(off-setting)使得跨过顶部的全局位线紧密接近，相对于 2D结构加剧了问题。无论是对于2D还是3D，继续减小的装置规模及增加的布置尺寸将继续 使得该问题更加突出。
[0092]图16示出了影响，示出了用于对近的块的位线TBL(近）以及远的块的位线TBL(远） 预充电的相对时间。近块位线具有短的稳定时间，斜升比远侧更快地移动，从而具有更快的 性能。如果对于近和远块两者使用相同的时间，分配给远块的额外的时间将消耗稳定过程 所不需要的电流。为了能够改善更靠近感测放大器电路的块的性能和功耗，这些块可以使 用不同的定时。在示例性实施例中，块的总数量被分为N个段，其中一个段越靠近感测放大 器，所分配的时间可以越短，改善性能并且使用较少的电流。图17示意性地对此进行表示。
[0093]如图17中所示，位线跨过的块被分为多个段，每个段有一个或多个相邻的块。在该 示例中，段〇最靠近感测放大器电路并且N个另外的段的每一个(其中N2 1)取决于与感测放 大器的接近性而使用不同的定时。由于最靠近感测放大器，在段0中的块将具有最佳的性 能，使用最少的系统电流ICC，并且可以使用快的定时Tbl。其它段的每一个将具有对于段i 不同的定时偏移八1，偏移随着块段更加远离而更长 ：八1〈八2〈八3 -〈八^(同等地，基本定 时可以用于最远的或者中间的段，偏移适当地减小或者增加）。时间的设置可以基于从芯片 上控制逻辑到感测放大器电路的控制信号(在这里表示为"cont"），例如，基于将要访问的 物理地址。例如，感测操作通常将具有多个子操作或阶段以建立所需要的偏置条件，诸如在 位线钳(clamp)上设置电平、导通选择栅极等。总读取或验证时间是来自这些阶段的组合的 时钟。尽管其它阶段的时钟信号可以相同，在此控制信号将设置在从感测放大器导通位线 选择栅极以预先充电位线之后分配给位线的用于稳定的时间。
[0094]在图17中，段被表示为具有相同的大小，但是如果沿着位线的定时变化是特别非 线性的，块的数量也可以在各段之间变化，例如在定时变化改变更迅速的情况下段具有更 少的块。类似地，取决于装置行为，Ai的差异可以是或者不是一致的步阶大小（即，时钟周 期的数量）。
[0095]段定时的差异可以基于使用不同的数量的时钟周期。值可以是在装置特征测试期 间由装置或类似的装置的行为确定的可设置的参数。取决于实施例，在装置被提供给用户 之前设置的初始值可以是固定的或者随着装置老化而改变。对于参数的广阔范围的值可以 是可用的，可以从其中选择值，其中取决于金属的薄片电阻以及位线长度的改变，这些值可 能随着装置老化而改变。所涉及的稳定时间可以用于感测（数据读取和验证两者)操作，包 括预充电以及需要设置位线电平的其它阶段，或者使用感测放大器来设置位线电平的其它 操作。
[0096]图18是所涉及的过程的一些方面的简化的流程。在501，存储器电路接收对于指定 物理地址的访问请求。在503,存储器电路然后确定该指定的地址所对应的块段，或者更一 般地只是块。在505处，然后基于确定的块段设置用于相应的操作的核心定时，以反映与感 测放大器的接近性。以此方式，存储器系统可以提供高性能同时减少电流消耗。
[0097] 单端字线/位线的时间常数测量
[0098] 前一章节考虑了对于更快的位线稳定和恢复的块分段。以下的章节考虑字线稳定 时间。在这两种情况中，使用与位线或字线充电或放电的速率有关的时间常数。在如上所述 的那些存储器电路中，字线和位线的每一个仅从单一端被频繁地驱动。本章节关注用于确 定这些类型的时间常数的技术。具体地，呈现了用于确定在驱动端处访问线(诸如位线或字 线）的远端充电或放电的速率以便确定所使用的时间常数的技术。
[0099] 前一章节讨论了沿着位线的RC常数可以如何基于块的位置而变化。与字线相关联 的RC时间常数也可以基于在块中字线的位置而变化。图19示出了在BiCS背景中的情况。图 19是图11的细节并且示出了一个指状物的一部分以及公共源极线的相邻局部互联。在此示 出9个水平字线、诸如601连同4个存储器孔、诸如603,其中NAND串沿着存储器孔而驻留。左 边是对于源极线的局部互联LI 605。由于工艺差别，字线不是一致的，从堆叠向下彼此变 化。如所示，随着字线在堆叠中越深，字线趋向于变得更宽，并且存储器孔更窄。例如，在从 LI到不同的字线的间隔的变化可能由于蚀刻工艺而产生。这可能导致对于顶部字线的RC时 间常数与底部字线的Rc时间常数明显不同，有可能差两倍或者更多倍。字线和位线时间常 数的这种变化使得对于测量它们很有用。
[0100] 当在近处驱动控制线时在控制线的远端处的时间常数的确定可以通过实际在远 端测量来实现;但是，典型的存储器结构通常在远端缺乏所需要的连接和电路。图20示出了 RC时间常数检测中涉及的一些局限。图20表示存储器芯片的示例的一部分的顶视图。在示 出的布置中，有两个平面(平面〇、平面1)，每一个具有两个存储器阵列。沿着每个阵列的底 部是如图13中的感测放大器电路SA，并且在它们下面的是与列有关的逻辑YLOG以及用于存 储器的操作的其它外围电路PERI。在解码和驱动字线时使用的行解码器形成在每个平面的 一对阵列之间，使得电路仅沿着字线的一侧连接。在该布置下，仅有使用用于字线(从行解 码器)和位线(从感测放大器端)的仅一个输入/输出源进行时间常数测量的结构。
[0101]当从电源充电位线或字线时，由RC网络供应电流。对于第一级，来自电源vsup的电 流i的方程可以被表达为
[0102] i(vsup)=A exp(-t/x)
[0103] 如果可以获得对于两个时间值的i (vsup)的值，这对于常数A和τ = RC可以求解。在 WL的远侧以电压V (WL)的输出可以被表达为
[0104] v(WL)=VSUP x(l-exp(-t/x))
[0105] 图21示意性地表示字线的单端时间常数测量所涉及的元件中的一些。电源701通 过解码电路、在此的开关703连接到字线，该字线的中间部分在此被表示为RC网络。为了进 行时间常数测量，字线可以初始地接地，在此之后通过切换(flip)开关703而连接VSUP。直 到电流i(VSUP)跨过某些点的时钟脉冲的数量可以被计数。这些交叉点然后可以用于以适 合于该指数方程的曲线来提取时间和KVSUP)的关系以获得时间常数。
[0106] 图22是用于检测字线的充电的电路功能性定时图。在顶部是在远侧的电压电平， 开始于接地并且渐进地接近电源电平。在中间的是来自电源的电流i(vsup)，当开关关闭时 初始地高并且然后下降经过第一和第二检测点。第一检测点是开始时钟CLK的第一电流跳 变(trip)点，并且第二检测点是关闭时钟的跳变点。时钟脉冲的数量乘以时钟时段则是当i (vsup)等于预定电流跳变点时的时间。
[0107] 可以通过电路上的逻辑进行快速RC测量。返回到该方程，由于i(t) =A exp(-t/ RC)，所以t = RC X ln(A/i(t)，使得
[0108]
[0109] 可以通过在ti和to之间的时钟n的数量测量时间的差异，Δ t = n x tcik，使得RC = n 1{^。115/111(1(如)八（以））}。为了易于计算，检测电流可以被设置为方便的值。例如，将1(如)/ Kt 1)设置为2.718(6)或7.389(〇2)，分别使111(1(如)八（七1)) = 1或2。例如，以如)八（以）= 2.718得到此=1111:。11{，简化了计算。
[0110]图23是示例性RC测量电路的框图。字线电压CG由电流镜801供应，电流镜801将该 电平镜像用于电流检测器电路821。电流镜801通过在分压器809的节点之上的晶体管805提 供字线电压CG，该分压器在该示例中被示出为一对电阻器。电源晶体管的栅极由运算放大 器803控制，运算放大器803的第一输入连接到参考电平VREF并且其第二输入取自反馈网络 809。字线电压取自镜像晶体管807的第一引脚，镜像晶体管807的第二引脚将镜像的电流提 供到电流检测器821并且包括电流宿811以消除电阻器电流。
[0111] 在电流检测器部分821中，当由DET_EN_A信号使能时，通过晶体管823将GC电流镜 值供应到电流镜的第一引脚那里。镜部分区825具有三个引脚，它们基于相应的信号DET_ 1ST_A、DET_2ND_A和DET_3RD_A被选择性地使能，这些信号大小是以1、2.72和7.39为比率的 以便于如上所述简化逻辑计算。镜像部分825的三个引脚连接到运算放大器827的一个输 入，该运算放大器827具有连接到固定的参考电流829的其另一个输入以用于比较器偏移消 除，并且具有标记值FLG作为输出。逻辑块具有两个主要功能：使用FLG确定使能825的哪个 电流镜分支；以及取决于DET_1ST/2ND/3RD_A信号使能计数器。
[0112] 图22的实施例示出了使用两个检测点，但是可以使用更多的检测点以提高准确 性，如图23中的三个值。图24示出了使用三个检测点通过放电而不是充电线的远端来确定 时间常数的可替换实施例。
[0113] 图24是用于放电如由图25示意性地表示的字线的远端的定时图，图25类似于图21 但是在其近端具有电流检测器709。初始地，字线的远侧被预充电。当开关703打开时检测过 程开始并且字线的远端开始放电，如在顶部线所示。如第二条线所示，电流水平变高并且渐 进地降低，经穿过第一、第二和第三检测点。在底部示出时钟信号。时钟脉冲的数量乘以时 钟时段给出当i (VSUP)等于预定的电流跳变点时的时间。
[0114] 对于字线稳定的性能优化
[0115] 此章节关注以逐个字线为基础或者通过将具有类似的RC值的字线分组为区，通过 基于用于字线的稳定的时间常数而变化定时来优化存储器的性能。图26示出了将字线划分 为多个区，其中该示例示出了用于所示字线的三个区。之前的章节的技术可以被用于测量 在每一区中的最差的字线RC常数并且结果可以被写到相应的参数值中。存储器可以然后根 据其区来调节选择的字线的斜升时间以获得平均的性能。在一个实施例中，参数测量可以 通过控制器进行，基于选择的字线的参数加载然后独立于控制器而进行。
[0116] 图27A关注没有字线RC反馈使得所有的字线使用相同的定时的情况。当字线开始 斜升时，具有小RC常数的字线将比具有大RC常数的字线更迅速地斜升。如果所有的字线使 用相同的固定的字线稳定时间，则用于感测、编程以及需要稳定的字线值的其它操作的稳 定/斜升时间将受最差情况字线RC时间常数限制。如果相反使用可变的字线稳定时间，在具 有较小的时间常数的字线上操作可以更早地开始。图27B示意性地示出了时间节省。
[0117] 图28是对于基于不同稳定时间的性能优化所使用的电路元件的一些的框图。在 901处示出了单个指状物的一部分，其中字线被分为三个区。行解码器被表示在ROWDEC 903 处，该从ROWDEC 903在905处的驱动器接收各种偏置电压。该图示出了所述选择的字线在字 线区#2中。NAND存储器操作通常要求未选择的字线也被偏置到它们也将需要斜升到的某个 电平，并且要求这些未选择的字线将具有不同的RC常数。这些未选择的字线的斜升时间通 常不限制，因为在这些线上的电平先前已经建立。逻辑块911提供字线解码信号并且包括有 限状态机913并且可以使用例如查找表，以提供用于不同的区的斜升时间的值，比如在915 处示意性地示出的，为了示范目的而列出了一些数字。RC测量电路921、比如图23中的RC测 量电路可以确定用于表915的值。该布置改善了性能，因为除了最慢的区以外的所有区可以 使用比最差情况更快的斜升时间。
[0118] 以上已经呈现了用于时间常数的单端确定的一组技术和电路，其中示例性电路使 用具有相对较小的面积代价的时钟计数器和电流比较器。这些时间常数然后可以被用于通 过使用它们以基于不同的字线或位线在阵列中的位置而使对不同的字线或位线具有不同 的斜升来改善平均的性能。所确定的常数也可以被用于提供更精细的字线斜率控制，使得 无论负载如何，字线斜升时间更加一致。时间常数可以在裸芯上测量的，而不需要将裸芯装 配到测量装置，并且可以被快速计算。
[0119] 感测期间的字线突跳
[0120] 如上所述，对于从单端驱动的字线，当施加电压电平到驱动(近)端时，字线的远端 可能相对慢地充电，减慢了性能。解决该问题的一种方式是向字线施加"突跳(kick)"，其 中，当施加电压电平时，在以期望的电平驱动之前是通过某个量和持续时间的初始过冲 (overshoot)。但是，如果该突跳的幅度、持续期间或这两者太大，这也可能导致较长的稳定 时间，而如果太小，则其将不具有对远端的期望电平的效果。而且如上所述，字线RC值通常 在阵列上和在工艺角上显著变化，特别是在3D或BiCS类型结构中。结果，找到在所有工艺角 上都起作用的单个的最优突跳大小是困难的，特别是由于快速过冲而具有更高的突跳电 压。下面的章节将上述字线RC检测电路应用于该问题，允许以每裸芯基础的字线突跳的修 整。
[0121] 下面还关注相邻反向突跳概念的使用。当将突跳施加到所选择的字线上时，由于 字线到字线的电容耦合，相邻字线将耦合。这些相邻字线再次被驱动器向下驱动（drive down)，但是放电耦合回到所选择的字线中，延长了所选择的字线的稳定时间。通过向相邻 字线施加小的反向突跳，减少了在突跳和放电时间期间的耦合，降低了选择的字线和相邻 字线的总稳定时间。
[0122] 选择的字线的突跳修整
[0123] 在读取操作中，读取通过电压(VREAD)被施加到未选择的字线并且与给定的数据 状态对应的读取电压(VCGRV)然后被施加到所选择的字线，其中读取电压可能初始地处于 用于另一状态的读取电压或者处于空闲状态。为了准确地进行感测操作，更确切地是读取 或者验证，字线需要稳定。稳定时间随着工艺角可能显示出显著的稳定时间变化，并且没有 修整时，稳定时间可能相对较长。层补偿可以被用于补偿在阵列中的存储器孔的大小的变 化，在该层补偿中对于不同的字线层使用不同的突跳电压(见图26)。通过RC修整和层补偿， 可以显著地改善稳定时间。
[0124] 图29示出了突跳的概念。字线的电压初始地以电平Vin驱动并且然后升高到期望 的电平VCGRV Jin电平可以用于空闲状态或者对应于另一更低的数据状态，如当存储器从 多状态实施例中的读取或验证的一个状态偏移到更高的数据状态时。示例性突跳具有幅度 A和持续期间T，其中在BiCS布置中幅度A通常对于上部的字线区更大。可以在每个裸芯上单 独地进行修整以设置突跳的持续期间、幅度或者这两者，该突跳也可以对于电平而变化。例 如，突跳的持续期间可以对于裸芯而修整，并且然后幅度可以随着字线区而变化。
[0125] 就实现RC修整而言，RC检测可以通过如上所述的模拟电路实现，该模拟电路可以 提供根据时钟脉冲计数而表示WL RC时间常数的例如8-位值。该RC值可以被用于定义突跳 长度，修整突跳值以确保最优性能。RC值可以照原样使用，或者对于较小的转变，仅一部分 (诸如被分为两半)可以被用于更小的步阶（以提高突跳电压使其在参数范围内）。除了新装 置的初始修整以外，随着装置的老化，可以在任何时间重新运行修整以重新优化突跳时间。
[0126] 图30的迹线示出了在转变到读取电平期间的字线稳定的示例，其中具有对于几个 工艺角修整的突跳。在每种情况中，线是最差的和典型的电阻和电容工艺角的不同的组合。 如所示，来自不同的工艺角的裸芯被不同地修整。取决于工艺角、转变大小和字线，良好修 整的突跳可以减少超过一半的稳定时间。
[0127] 尽管在这里在NAND型的非易失性存储器中的选择的字线的上下文中讨论，但是RC 检测和修整技术可以更一般地应用于从一端驱动并且可以被偏置到比其设置目标更高的 任何长导线。这可以包括在NAND存储器阵列上的其它控制线以及其它类型的电路，比如NOR 类型的存储器中的字线。在该情况中对于易失性存储器，另一示例是DRAM存储器中的预充 电的位线，这些位线在一些情况中被预先充电(诸如充电到VDD电压的一半）。
[0128] 相邻反向突跳
[0129] 在NAND感测操作中，未选择的字线被偏置在VREAD并且然后所选择的字线被设置 到读取值。当所选择的字线被升高到读取电平时，由于电容性耦合，这也将拉升相邻的字 线，增加了在这些未选择的字线上的稳定时间；并且当未选择的字线然后降落回去时，这将 下拉所选择的字线。该章节关注将反向突跳施加到相邻的未选择的字线以改善稳定时间。
[0130] 图31示出了此情况。图31的上部是选择的字线的细节，其中3101是近端并且对应 于当近(驱动)端正从突跳下落时图30的波形之一的细节，对应于在图30中的垂直线两边的 一小部分的面积。迹线3103示出了所选择的字线的远端，其由于突跳而被拉升到接近期望 的VCGRV值。如在图31的下部分中在3105处所示，相邻字线（选择的WL-1)已经被上拉到 VREAD以上并且需要稳定回到VREAD。当相邻字线降落回去时，如在3103中所示，这也拉动了 所选择的字线的远端，所选择的字线和相邻字线两者大约相同的时间稳定。
[0131] 图32再次示出了在上部的选择的字线以及在下部的相邻者。对于所选择的字线， 这初始地从接地上升到第一电平，然后上升到在此所讨论的电平。示出了若干不同的工艺 角，在3201具有修整的突跳。3203是当施加反向突跳时的近侧的相邻者字线，并且3205是没 有突跳的远侧相邻者。图33是转变的一些的细节。
[0132] 图33的上部示出了在没有相邻字线反向突跳时选择的字线的稳定区域:3303是没 有其突跳的所选择的字线的远侧，并且3301是所选择的字线的近侧。图33的中间部分示出 了具有相邻字线反向突跳的所选择的字线，其中3307是远侧并且3305是近侧。图33的下部 示出了在3309没有其反向突跳的未选择的相邻字线以及在3311具有其反向突跳的未选择 的相邻字线。如所示，在所选择的字线上的良好修整的突跳与相邻字线上的反向突跳 (3305、3311)的组合导致对于这两者的缩短的稳定时间。由于更快的相邻者稳定降低了与 所选择的字线的耦合，反向突跳减少了所选择的字线的稳定时间。
[0133] 从而，使用修整电路以确定良好修整的突跳可以改善在选择的字线上以及更一般 地在从一端驱动的长导线上的稳定时间。在相邻字线上的电平对于感测重要的NAND型架构 中，在相邻字线上使用相对较小的反向突跳可以进一步减少稳定时间。反向突跳可以被施 加到选择的字线两侧的相邻者，其中当使用这些时，这些反向突跳也可以被用在任何邻近 的虚字线上。
[0134]
[0135] 说明和描述的目的已经呈现了以上详细描述。并非意欲是穷举性的或者将以 上限制到所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择所描述的实施 例以便于阐释所涉及的原理及其实际应用，从而使他人能够最好地利用各种实施例以及具 有适合于构思的特定用途的各种修改。意图该范围由所附权利要求定义。
【主权项】
1. 一种操作根据NAND型架构形成的非易失性存储器阵列的方法，包括： 对于沿着选择的字线的存储器单元进行感测操作，所述阵列的字线被偏置到第一组偏 置条件，所述第一组偏置条件包括： 以第一感测电压驱动所述选择的字线；以及 以允许沿着所述阵列的未选择的字线的存储器单元导电的电压电平驱动所述未选择 的字线；以及 在进行所述感测操作之前，建立所述第一组偏置条件，包括： 将所述未选择的字线设置到允许沿着所述未选择字线的存储器单元导电的电压；以及 随后将所述选择的字线从初始电平升高到所述第一感测电压，其中，在所述选择的字 线被升高时，与所述选择的字线相邻的未选择的字线的电压电平从允许沿着所述未选择的 字线的存储器单元导电的电压降低，并且然后返回到所述允许沿着所述未选择的字线的存 储器单元导电的电压。2. 如权利要求1所述的方法，其中将所述选择的字线从初始电平升高到所述第一感测 电压包括将所述选择的字线从所述初始电平升高到在所述第一感测电压以上的电平并且 随后将所述选择的字线降低到所述第一感测电压。3. 如权利要求1所述的方法，其中所述存储器阵列的存储器单元以多状态格式贮存数 据。4. 如权利要求3所述的方法，其中所述第一感测电压和所述初始电平对应于不同数据 状态的感测电压。5. 如权利要求3所述的方法，其中所述第一感测电压对应于一数据状态并且所述初始 电平对应于空闲条件。6. 如权利要求1所述的方法，其中所述感测操作是数据读取操作。7. 如权利要求1所述的方法，其中所述感测操作是编程验证操作。8. 如权利要求1所述的方法，其中所述存储器阵列形成在单片三维半导体存储器装置 上，其中所述存储器单元布置硅基板以上的多个物理层中，并且包括电荷贮存介质，所述存 储器装置具有在相对于所述基板的垂直方向上排列的NAND串以及在相对于所述基板的水 平方向上排列的字线。9. 如权利要求1所述的方法，其中与所述选择的字线相邻的未选择的字线的电压电平 从所述允许沿着所述未选择字线的存储器单元导电的电压降低并且然后返回到所述允许 沿着所述未选择字线的存储器单元导电的电压的时间和幅度是可设置的参数。10. -种集成电路，包括： 多个控制线； 线驱动器电路，用于提供线电压电平； 线解码电路，连接到所述控制线以及所述线驱动器电路，所述线电压电平通过所述线 驱动器电路在所述控制线的第一端被选择性地施加到所述控制线； 时间常数确定电路，连接到所述线解码电路，用于确定所述驱动器电路对所述控制线 的相对于所述第一端的远端充电的时间常数;以及 芯片上控制电路，连接到所述线驱动器电路、所述线解码电路和所述时间常数确定电 路，从而当施加第一电压电平到选择的控制线时，所述线驱动器电路初始地将所述选择的 控制线斜升到比所述第一电压更高的电平达第一间隔，所述第一间隔的持续时间是基于由 所述时间常数确定电路确定的所述选择的控制线的时间常数。11. 如权利要求10所述的集成电路，其中所述集成电路是非易失性存储器电路，所述非 易失性存储器电路具有形成为多个多单元擦除块的非易失性存储器单元的阵列，其中所述 控制线是沿着其形成所述存储器单元的字线，并且其中所述第一电压是感测电压。12. 如权利要求11所述的集成电路，其中高于所述第一感测电压的电平超过所述第一 感测电压的量由所述芯片上控制电路确定。13. 如权利要求12所述的集成电路，其中相应块的每个字线属于多个字线区的一个，所 述字线区的每一个包括所述相应块的一个或多个相邻字线，其中高于所述第一感测电压的 电平超过所述第一感测电压的量对于共同的字线区的字线是相同的并且在不同的字线区 的字线之间是不同的。14. 如权利要求11所述的集成电路，其中所述第一感测电压被作为读取操作的部分而 施加。15. 如权利要求11所述的集成电路，其中所述第一感测电压被作为编程验证操作的部 分而施加。16. 如权利要求11所述的集成电路，其中相应块的每个字线属于多个字线区的一个，所 述字线区的每一个包括所述相应块的一个或多个相邻字线，其中共同的字线区的字线对于 所述第一间隔使用共同的持续期间，并且不同的字线区的字线对于所述第一间隔使用不同 的持续期间。17. 如权利要求11所述的集成电路，其中所述阵列根据NAND型架构形成。18. 如权利要求11所述的集成电路，其中所述存储器电路是单片三维半导体存储器装 置，其中所述存储器单元布置在硅基板以上的多个物理层中并且包括电荷贮存介质。19. 如权利要求18所述的集成电路，其中所述多个块由多个NAND串形成，每个NAND串具 有在一个或多个源极选择栅极与一个或多个漏极选择栅极之间串联连接的多个存储器单 元，所述存储器单元沿着字线连接并且所述源极选择栅极和漏极选择栅极分别沿着源极选 择线和漏极选择线连接，所述NAND串形成在P阱之上并且每一个NAND串通过相应的漏极选 择栅极连接到相关联的位线，并且 其中所述NAND串在相对于所述基板、所述字线以及源极选择线和漏极选择线的垂直方 向上排列，并且所述位线在相对于所述基板的水平方向上排列。20. 如权利要求11所述的集成电路，其中在存储器电路是新的时确定所述持续期间的 值。21. 如权利要求20所述的集成电路，其中当所述存储器电路已经老化时确定所述持续 期间的值。
【文档编号】G11C16/10GK105845181SQ201610072684
【公开日】2016年8月10日
【申请日】2016年2月2日
【发明人】J.V.哈特, K.S.M.路易, M.梅, K.古延
【申请人】桑迪士克科技股份有限公司