半导体存储器装置的制造方法
【专利摘要】本发明涉及半导体存储器装置。提供一种能进行高精度数据检索的半导体存储器装置。每个存储器单元都能保持两位信息并包括第一单元和第二单元。该半导体存储器装置进一步包括传送检索数据的匹配线和检索线对。该半导体存储器装置进一步包括基于保持在第一和第二单元中的信息和由检索线对传送的检索数据之间的比较结果来驱动匹配线的逻辑运算单元，和驱动检索线对的检索线驱动器。在将检索线对预充电到第一电压和第二电压之间的第三电压的状态下，该检索线驱动器根据检索数据分别将包括在检索线对中的一个检索线和另一个检索线驱动到第一和第二电压。
【专利说明】半导体存储器装置
[0001]相关申请的交叉引用
[0002]2015年2月25日提出的日本专利申请N0.2015-035377的公开，包括说明书、附图和摘要，通过引用的方式将其作为整体合并于此。
技术领域
[0003]本发明涉及一种半导体存储器装置，尤其涉及一种三态内容可寻址存储器(TCAM)0
【背景技术】
[0004]近年来，随着互联网的广泛使用，增加了对具有地址检索功能的内容可寻址存储器(CAM)、特别是对包括每个都能保持三个值0、I和X的存储器单元的三态内容可寻址存储器(TCAM)的需求。在许多情况下，将TCAM用于片上系统(SoC)领域中，特别是用于系统LSI诸如路由器、网络交换机中(见日本未审专利申请公开N0.2003-272386和2002-373494、美国专利N0.6154384、日本未审专利申请公开N0.2003-141879和平7( 1995)_220483、日本未审专利申请公开(PCT申请的译本)N0.2005-501369)。
【发明内容】
[0005]近年来，TCAM的存储器容量不断增加和TCAM需要更高的集成密度来制造。
[0006]TCAM包括用于传送检索数据的检索线，并根据保持在存储器单元中的数据和检索数据之间的比较结果是否匹配，通过检测其电位的变化的匹配线的电位的变化能够确定数据检索结果。
[0007]在上述方面，存在匹配线的电位受匹配线和传送检索数据的检索线之间的耦合电容的影响而变化的可能性。这可能会使数据检索结果难以确定。由于TCAM具有更大的存储器容量，所以增加了耦合到匹配线的存储器单元的数量，以致匹配线的电位的上述变化变得更大。
[0008]鉴于上述问题做出了本公开，且本公开的目的在于提供一种能进行高精度数据检索操作的半导体存储器装置。
[0009]从本说明书和附图的描述，本公开的其他目的和新的特征将变得明显。
[0010]根据本公开的实施例，一种半导体存储器装置包括排列成矩阵的多个存储器单元。每个存储器单元都被配置为能够保持两位信息并包括第一单元和第二单元，其中第一单元被配置为能保持一位信息，第二单元在列方向上邻近第一单元并被配置为能够保持另一位信息。该半导体存储器装置进一步包括:在列方向上延伸并耦合到第一和第二单元两者的位线对;在行方向上延伸并耦合到第一和第二单元中每一个的第一和第二字线;在行方向上延伸的匹配线；以及在列方向上延伸的传送用于数据检索的检索数据的检索线对。该半导体存储器装置进一步包括:逻辑运算单元，其耦合到检索线对和匹配线以基于保持在第一和第二单元中的信息和由检索线对传送的检索数据之间的比较结果来驱动匹配线；和对应于检索对提供的驱动检索线对的检索线驱动器。在该半导体存储器装置中，在将检索线对预充电到第一电压和第二电压之间的第三电压的状态下，检索线驱动器根据检索数据分别将包括在检索线对中的一个检索线和另一检索线驱动到第一和第二电压。
[0011]根据本公开的实施例，在将检索线对预充电到第一电压和第二电压之间的第三电压的状态下，检索线驱动器根据检索数据分别将包括在检索线对中的一个检索线和另一检索线驱动到第一和第二电压。这抑制了匹配线的电位的变化以支持高精度数据检索操作。
【附图说明】
[0012]图1是示出根据本公开的第一实施例的半导体存储器装置100的近似配置的框图。
[0013]图2是示出根据第一实施例的存储器单元MC0#0的配置的电路图。
[0014]图3是示出图1示出的存储器阵列的一部分的布局的图。
[0015]图4是用于说明根据第一实施例的存储器单元操作的图。
[0016]图5是用于说明根据第一实施例的检索线对和电源线VSL的数据检索之前的电位的图。
[0017]图6是用于说明根据第一实施例的数据检索中的电位变化的图。
[0018]图7是示出根据第一实施例的修改示例I的存储器单元MCP0#0的配置的电路图。
[0019]图8是示出根据第二实施例的半导体存储器装置的近似配置的框图。
[0020]图9是示出存储器阵列MAl中的彼此邻近的存储器单元MC0#0和MC0#1之间的关系的电路图。
[0021]图10是用于说明根据第二实施例的存储器单元操作的图。
[0022]图11是示出根据第二实施例的存储器阵列中的阱、扩散区FL、多晶硅PO和接触孔CT的布局的平面图。
[0023]图12是示出根据第二实施例的存储器阵列中的形成的用于耦合到第一和第二金属布线层的接触孔CT的布局的平面图。
[0024]图13是示出根据第二实施例的存储器阵列中的接触孔CT和第二金属布线层的布局的平面图。
[0025]图14是示出根据第二实施例的形成的用于耦合在第二金属布线层和上层之间的接触孔的布局的平面图。
[0026]图15是示出根据第二实施例的第三金属布线层和接触孔的布局的平面图。
[0027]图16A和16B是用于说明根据第三实施例的在预充电&编码电路108中读出数据的电路配置的图。
[0028]图17是用于说明根据第四实施例的存储器阵列的一部分的布局的图。
[0029]图18A和18B是用于说明根据第四实施例的电源线驱动器VSLD的配置的图。
【具体实施方式】
[0030]参考附图，将详细描述本发明的实施例。在下列描述中所提到的附图中，相同部分用相同的参考数字和符号表示，且将不重复描述这种相同的部分。
[0031 ] 第一实施例
[0032]图1是示出根据本公开第一实施例的半导体存储器装置100的近似配置的框图。
[0033]参考图1，该半导体存储器装置100包括行解码器102、写入电路106、检索驱动器104、预充电&编码电路108和存储器阵列ΜΑ0。
[0034]行解码器102接收地址信号A〈0:2>和激活字线WLO至WL 7。
[0035]写入电路106根据输入数据D1驱动位线对BL0-/BL0，并根据输入数据DII驱动位线对 BLl-/BLl。
[0036]检索驱动器104根据检索数据信号SD1驱动检索线对SL0-/SL0，并根据检索数据信号3011驱动检索线对31^1-/31^1。
[0037]存储器阵列MAO包括排列成矩阵的多个存储器单元。
[0038]存储器阵列MAO还包括字线WLO至WL 7、位线对BL0-/BL0和BL1-/BL1、检索线对SL0-/SL0 和 SL1-/SL1，和匹配线 MLO 至 ML3。
[0039]预充电&编码电路108预充电匹配线MLO至ML3，并编码输出到匹配线MLO至ML3的检索结果。
[0040]在作为简单说明的示例的、图1示出的存储器阵列MAO中，存储器单元以两列的形式排列成4行。即，存储器阵列MAO具有排列在第一列中的存储器单元MC0#0至MC0#3和排列在第二列中的存储器单元MC1#0至MC1#3 ο “#0”至“#3”指的是以上表示称为入口的地址编号。例如，“#0”表示地址编号0，且当指定数据读取或数据写入操作时，允许一次访问两个TCAM 单元 MC0#0 和 MC1#0。
[0041]每个存储器单元存储二位数据，S卩，一位是存储数据一位是掩码数据。存储数据是与检索数据比较的对象。掩码数据使得将每位设置为是否使得位经受与检索数据的比较。
[0042]当从存储器单元读取存储数据或将存储数据写入存储器单元时，激活字线WLO、WL2、WL4和WL6。当从存储器单元读取掩码数据或将掩码数据写入存储器单元时，激活字线虬1、虬3、虬5和虬7。
[0043]第一列中的存储器单元MC0#0至MC0#3都与位线对BL0-/BL0和与检索线对SLO-/SLO相耦合。第二列中的存储器单元MC1#0至MC1#3都与位线对BL1-/BL1和与检索线对SLl-/SLl相耦合。
[0044]第一行中的存储器单元MC0#0和MC1#0，即地址#0的存储器单元都与字线WLO和WLl和与匹配线MLO相耦合。同样，第二行中的存储器单元MC0#1和MC1#1都与字线WL2和WL3和与匹配线MLl相耦合。第三行中的存储器单元MC0#2和MC1#2都与字线WL4和WL5和与匹配线ML2相耦合。第四行中的存储器单元MC0#3和MCl #3都与字线WL6和WL7和与匹配线ML3相耦合。
[0045]尽管，在图1示出的示例中，通过终端输入检索数据SD1和SDIl、输入数据D1和DII和地址信号A〈0: 2>，但是，例如在系统LSI中并入像这样的CAM的情况下，这种数据和信号可从其他块接收。尽管没有示出关于数据读取的配置，也能提供与写入电路并联的读出放大器，并通过读出放大器读出写在存储器单元中的存储数据和掩码数据。
[0046]尽管，在本示例中，为了描述简单以两列配置的形式排列存储器单元，但可以重复排列该两列配置，以增加每个地址的位数。
[0047]图2是示出根据第一实施例的存储器单元MC0#0的配置的电路图。
[0048]如图2所示，该存储器单元MC0#0包括被配置为能存储一位存储数据的数据单元DC和被配置为能存储一位掩码位信息的掩码数据单元MDC。这两个单元在列方向上，即沿位线彼此相邻。
[0049]存储器单元MC0#0进一步包括对应于在列方向上延伸的并親合到数据单元DC和掩码数据单元MDC的位线对BL0-/BL0的部分，在行方向延伸的并耦合到数据单元DC的字线WLO，在行方向延伸的并耦合到掩码数据单元MDC的字线WLl，和与位线对BL0-/BL0平行延伸的并传送检索数据的检索线对SL0-/SL0。
[0050]存储器单元MC0#0还进一步包括对应于与字线平行延伸的匹配线MLO和在行方向上邻近数据单元DC和掩码数据单元MDC两者形成的逻辑运算单元LC的部分。逻辑运算单元LC输出基于存储在数据单元DC和掩码数据单元MDC中的信息和匹配线MLO的检索数据得到的运算结果。
[0051]如随后参考布局图所详细描述的，包括在每个存储器单元中的晶体管的栅极沿行方向延伸，且形成每个存储器单元的区域包括多个阱。多个阱被形成为，与形成在列方向上的相邻存储器单元中的相应阱相连。因此，在存储器阵列中，阱延伸得在列方向上被延长。
[0052]数据单元DC包括N沟道MOS晶体管NOl至N04和P沟道MOS晶体管POl和P02。
[0053]N沟道MOS晶体管N03耦合在存储器节点AO和位线BLO之间，其栅极与字线WLO相耦合。N沟道MOS晶体管N04耦合在存储器节点BO和位线/BLO之间，其栅极与字线WLO相耦合。P沟道MOS晶体管PO I耦合在电源线VDD和存储器节点AO之间，其栅极耦合到存储器节点BO13N沟道MOS晶体管NOl耦合在存储器节点AO和地线VSS之间，其栅极耦合到存储器节点BOI沟道MOS晶体管P02耦合在电源线VDD和存储器节点BO之间，其栅极耦合到存储器节点AO A沟道MOS晶体管N02耦合在存储器节点BO与地线VSS之间，其栅极耦合到存储器节点AO。
[0054]掩码数据单元MDC包括N沟道MOS晶体管Nll至N14和P沟道MOS晶体管Pll和P12 J沟道MOS晶体管N13耦合在存储器节点Al和位线BLO之间，其栅极与字线WLl相耦合。N沟道MOS晶体管N14耦合在存储器节点BI和位线/BLO之间，其栅极与字线WLl相耦合。P沟道MOS晶体管Pl I耦合在电源线VDD和存储器节点Al之间，其栅极耦合到存储器节点BI A沟道MOS晶体管NI I耦合在存储器节点Al和地线VSS之间，其栅极耦合到存储器节点BI I沟道MOS晶体管P12耦合在电源线VDD和存储器节点BI之间，其栅极耦合到存储器节点Al A沟道MOS晶体管N12耦合在存储器节点BI和地线VSS之间，其栅极耦合到存储器节点Al。
[0055 ] 逻辑运算单元LC包括N沟道MOS晶体管N05、N06、NI 5和NI 6。
[0056]N沟道MOS晶体管N05和N06串联耦合在匹配线MLO和电源线VSL之间，其栅极分别与存储器节点BO和检索线SLO相耦合。
[0057]N沟道MOS晶体管N15和N16串联耦合在匹配线MLO和电源线VSL之间，其栅极分别与存储器节点BI和检索线/SLO相耦合。
[0058]参考图2，均衡器电路(EQ)提供在检索线SLO和/SLO之间。如后面所描述的，在预定时间激活均衡器电路(EQ)，以电耦合两个检索线。
[0059]同样在图1中示出的其他的存储器单元，由于它们耦合到相应的字线、匹配线和位线，所以不同于存储器单元MC0#0，但它们都具有类似于存储器单元MC0#0的内部电路配置，因此在这里将不再描述它们的内部电路配置。
[0000]图3是不出图1不出的存储器阵列MAO的一部分的布局的图。
[0061 ] 如图3所示，存储器单元MC0#0和MC1#0在行方向上彼此相邻地排列。为包括在存储器阵列中的每列TCAM单元提供检索线。即，检索线对SL0-/SL0通过存储器单元MC0#0延伸，检索线对SL1-/SL1通过存储器单元MC1#0延伸。为每行单元提供匹配线。即，为图3示出的第一存储器单元行(包括存储器单元MC0#0和MCl#0)，提供匹配线MLO。
[0062]图4是用于说明根据第一实施例的存储器单元操作的图。
[0063I参考图3和4，将简要描述与地址#0相关的操作。
[0064]当向地址#0写入数据时，激活字线WLO至“H”电平并使字线WLl去激活至“L”电平。使对应于不同于地址#0的其他地址的字线WL2至WL7去激活至“L”电平。将位线BLO设置为对应于待写入的保持数据的数据位DO的电平。将位线/BLO设置为与位线BLO的电平相反的电平。将位线BLl设置为对应于数据位Dl的电平。将位线/BLl设置为与位线BLl的电平相反的电平。
[0065]将检索线对SL0-/SL0和SL1-/SL1都设置为“L”电平。不需要将匹配线ML设置为特定的电平，但优选使它保持预充电至“H”电平。
[0066]利用如上所述控制的字线和其它线，在数据位DO处的数据写入存储器单元MC0#0的数据单元DC，和在数据位Dl处的数据写入存储器单元MC1#1的数据单元DC。当读取时，通过使得数据位DO和Dl被读取的读出放大器(未示出)放大位线电位差。
[0067]当为地址#0写入掩码数据时，激活字线WLl至“H”电平并使字线WLO去激活至“L”电平。使对应于不同于地址#0的其他地址的字线WL2至WL7去激活至“L”电平。将位线BLO设置为对应于待写入的掩码数据位MDO的电平。将位线/BLO设置为与位线BLO的电平相反的电平。将位线BLl设置为对应于掩码数据位MDl的电平。将位线/BLl设置为与位线BLl的电平相反的电平。
[0068]将检索线对SL0-/SL0和SL1-/SL1都设置为“L”电平。不需要将匹配线ML设置为特定的电平，但优选使它保持预充电至“H”电平。
[0069]利用如上所述控制的字线和其它线，掩码数据位MDO写入存储器单元MC0#0的掩码数据单元MDC，和掩码数据位Dl写入存储器单元MC1#0的掩码数据单元MDC。当读取时，通过使得掩码数据位MDO和Dl被读取的读出放大器(未示出)放大位线电位差。
[0070]接下来，将描述数据检索操作。在数据检索中，将检索线给出的检索数据与存储在地址#0至#3的存储数据同时进行比较，并在一个操作周期中输出走势存储在各个地址的存储器单元中的数据是否与检索数据相匹配的信号。在这种情况下，将字线WLO至WL7都设置为“L”电平，并优选将位线BLO和BLl设置为“H”电平。
[0071]将检索线SLO设置为对应于检索数据位SDO的电平，并将检索线/SLO设置为与检索线SLO的电平相反的电平。同时，将检索线SLl设置为对应于检索数据位SDl的电平，并将检索线/SLl设置为与检索线SLl的电平相反的电平。结果，当存在对应于地址#0的不匹配检索数据的任何存储器单元时，预充电匹配线MLO基于线-OR逻辑变为“L”电平。当所有数据位匹配检索数据时或当为所有数据位将掩码数据写入时，预充电匹配线MLO保持预充电状态。结果，将输出OUT设置为“H”电平。
[0072]图5是用于说明根据第一实施例的检索线对和电源线VSL的数据检索之前的电位的图。
[0073]如图5所示，在数据检索之前，将电源线VSL预充电到1/2VDD。将检索线对SL0-/SL0也预充电到1/2VDD。
[0074]在本示例的情况下，在检索线对SL0-/SL0已预充电到1/2VDD的状态下，根据检索数据分别将两个检索线中的一个检索线和两个检索线中的另一检索线设置为电源线VDD的电位和地线VSS的电位。
[0075]图6是用于说明根据第一实施例的数据检索中的电位变化的图。
[0076]如图6所示，在数据检索之前，将电源线VSL和检索线对SL0-/SL0预充电到1/2VDD的状态中，分别将检索线SLO和/SLO中一个检索线和另一个检索线设置为电源线VDD的电位和地线VSS的电位。
[0077]将检索线SLO和/SLO中之一设置为电源线VDD的电位会产生使匹配线MLO的电位升高的耦合电容，反之将检索线SLO和/SLO中的另一个设置为地线VSS的电位会产生使匹配线MLO的电位降低的耦合电容。即，抵消了增加和降低匹配线MLO的电位的效果，因此能够抑制匹配线MLO的电位的变化。
[0078]即使增加耦合到匹配线MLO的存储器单元的数量，也能抵消增加和降低匹配线MLO的电位的效果，因此能够抑制匹配线MLO的电位的变化。
[0079]在本示例中，在数据检索之前(在初始状态)，将电源线VSL的电位设置为1/2VDD。
[0080]在上述状态下，当存储器节点BO和BI处于对应于存储在存储器单元MC0#0中的数据的“H”电平时，耦合到存储器节点BO的栅极的N沟道MOS晶体管N05和耦合到存储器节点BI的栅极的N沟道MOS晶体管NI 5变为电连续。
[0081 ]在本示例中，将检索线对SL0-/SL0预充电到1/2VDD，因此，当使各个N沟道MOS晶体管N06和N16的源极电压低于栅极电压时，N沟道MOS晶体管N06和N16变成电连续。
[0082]因此，当N沟道MOS晶体管N05和N15与N沟道MOS晶体管N06和N16变成电连续时，在数据检索之前，可能会将匹配线MLO的电位与电源线VSL电耦合。
[0083]因此，在本示例中，在数据检索之前将电源线VSL的电位设置为1/2VDD，以不使N沟道MOS晶体管N06和N16变成电连续。
[0084]随后，对于数据检索，将电源线VSL的电位设置为地线VSS的电位。
[0085]然后，在下一个数据检索之前，将电源线VSL的电位再次设置为1/2VDD。
[0086]对于检索线对SL0-/SL0，在数据检索之后激活均衡器电路(EQ)。这使检索线SLO和/SLO电耦合。结果，将两个检索线SLO和/SLO中的一个检索线和两个检索线中的另一个检索线分别设置为电源线VDD的电位和地线VSS的电位。这使两个检索线彼此耦合并设置为I/2 VDD的电位。
[0087]因此，在数据检索之后，不需要预充电检索线。这节省了用于预充电检索线对SL0-/SL0的功耗。同时，通过电耦合检索线SLO和/SL0，能够将检索线SLO和/SLO设置为在电源线VDD和地线VSS之间的中间电位电平。这使得不需要准备任何预充电电路，因此能够减少部件的数量。
[0088](改进的示例I)
[0089]图7示出根据第一实施例的修改示例I的存储器单元MCP0#0的配置的电路图。
[0090]参考图7，存储器单元MCP0#0包括代替包括在存储器单元MC0#0中的逻辑运算单元LC的逻辑运算单元LC#。
[0091]S卩，在存储器单元MCP0#0中，N沟道MOS晶体管N05和N06和N沟道MOS晶体管N15和N16与存储器单元MC0#0中的相应晶体管不同地加以耦合。
[0092]具体来说，在存储器单元MCP0#0中，N沟道MOS晶体管N05耦合到匹配线MLO，N沟道MOS晶体管N06耦合到电源线VSL。
[0093]类似地，N沟道MOS晶体管N15耦合到匹配线MLO，N沟道MOS晶体管N16耦合到电源线VSL0
[0094]在这种配置中，分别耦合到检索线SLO和/SLO的N沟道MOS晶体管，都通过另一个N沟道MOS晶体管耦合到匹配线MLO。
[0095]因此，当电位升高由耦合电容引起时，它会通过N沟道MOS晶体管传递给匹配线MLO0
[0096]就这方面而言，当检索数据匹配保持在存储器节点的数据时，N沟道MOS晶体管就不会变成电连续，因此不会将耦合电容引起的电位升高传递给匹配线ML0。
[0097]当检索数据不匹配保持在存储器节点的数据时，N沟道MOS晶体管就会变成电连续。然而，在不匹配的情况下，将匹配线MLO设置为地线VSS的电位，使得匹配线MLO不受由耦合电容引起的电位升高的影响。
[0098]因此，在上述配置中，通过另一个N沟道MOS晶体管，将耦合到检索线的各个N沟道MOS晶体管耦合到匹配线MLO，因此由耦合电容引起的电位升高不会影响匹配线MLO。
[0099]第二实施例
[0100]图8是示出根据本公开第二实施例的半导体存储器装置的近似配置的框图。
[0101]参考图8，半导体存储器装置200包括根据地址信号A〈0:1>选择性激活字线WLO至WL3的行解码器202，和根据检索数据SD1和SDIl驱动检索线对SL0-/SL0和SL1-/SL1的检索驱动器204。
[0102]半导体存储器装置200进一步包括写入电路206、存储器阵列MAl，和预充电&编码电路208。
[0103]写入电路206根据输入数据D1A和DIIA和D1B和DIIB驱动位线对BL0A-/BL0A、BL0B-/BL0B、BL1A-/BL1A和BL1B-/BL1B。
[0104]存储器阵列MAl包括排列成矩阵的多个存储器单元，字线WLO至WL3，检索线对SL0-/SL0 和 SL1-/SL1，和位线对 BL0A-/BL0A、BL0B-/BL0B、BL1A-/BL1A 和 BL1B-/BL1B。
[0105]预充电&编码电路208预充电从存储器阵列MAl延伸的匹配线MLO至ML3，并编码输出到匹配线的匹配结果。
[0106]存储器阵列MAl具有由第一实施例的阵列配置稍微修改的物理配置。存储器阵列MAl包括以两行方式布置为四列的TCAM单元。因此，存储器阵列MAl的如图8所示的横向宽度是图1示出的第一实施例的存储器单元MAO的两倍，如图8所示的垂直宽度是存储器单元MAO
的一半。
[0107]将第一行中的存储器单元，即下面的行，指定给地址#0和#1。将第二行中的存储器单元，即上面的行，指定给地址#2和#3。在与第一实施例不同的第二实施例中，将每行中的每个存储器单元指定给地址编号不同于指定给任何一侧上邻近的存储器单元的地址编号。
[0108]对于匹配线，为每行中物理地排列的四个TCAM单元提供两个匹配线。
[0109]具体来说，为第一行中排列的存储器单元提供匹配线MLO和MLl。两个匹配线中的匹配线MLO耦合到对应于地址#0的存储器单元MC0#0和MC1#0。匹配线MLl耦合到对应于地址#1的存储器单元MC0#1和MC1#1。
[0110]为第二行的存储器单元提供匹配线ML2和ML3。两个匹配线中的匹配线ML2耦合到对应于地址#2的存储器单元MC0#2和MC1#2。匹配线ML3耦合到对应于地址#3的存储器单元1?:0#3和]\?:1#3。
[0111]S卩，为每一行提供的两个匹配线都耦合到在行中的每隔一个的存储器单元。
[0112]因此，第二实施例的存储器阵列MAl中的存储器单元的物理排列不同于第一实施例的存储器阵列MAO中的存储器单元的物理排列，但存储器阵列MAl具有与存储器阵列MAO的检索功能相同的检索功能。
[0113]S卩，就数据检索功能而言，第二实施例的半导体存储器装置200还包括两个检索线对SL0-/SL0和SL1-/SL1和四个匹配线MLO至ML3，并以与第一实施例的半导体存储器装置100相同的方式操作。
[0114]对于数据读取和数据写入操作，第二实施例的半导体存储器装置200不同于第一实施例的半导体存储器装置100地操作。在第一实施例中，存储器单元MC0#0和MC0#1耦合到不同的字线，因此它不能同时向/从两个存储器单元写入/读出数据。在第二实施例中，另一方面，存储器单元MC0#0和MC0#1耦合到相同的字线，但耦合到不同的位线对。因此，它能同时向/从两个存储器单元写入/读出数据。
[0115]由于在第二实施例中能够在一个操作周期向/从两个地址写入/读出数据，所以能够减少用于数据写入的操作周期数。
[0116]同时，与第一实施例相比，在第二实施例中检索线长度可以减少一半，因此布线容量可以保持得小。这有利于加快操作和降低功耗。
[0117]图9是示出存储器阵列MAl中的彼此邻近的存储器单元MC0#0和MC0#1之间的关系的电路图。
[0118]图10是用于说明根据第二实施例的存储器单元操作的图。在下文中，参考图9和10，将详细描述根据第二实施例的存储器单元操作。
[0119]当同时向地址#0和#1写入数据时，激活字线WLO至“H”电平并使字线WLl去激活至“L”电平。使对应于不同地址的字线WL2和WL3去激活至“L”电平。
[0120]将位线BLOA设置为对应于数据D0#0的电平，数据D0#0是被写入地址#0的第O位数据。将位线/BLOA设置为与位线BLOA的电平相反的电平。将位线BLOB设置为对应于数据D0#1的电平，数据D0#1是被写入地址#1的第O位数据。将位线/BLOB设置为与位线BLOB的电平相反的电平。
[0121]同时，将位线BLlA设置为对应于数据D1#0的电平，数据D1#0是被写入地址#0的第I位数据。将位线/BLlA设置为与位线BLlA的电平相反的电平。
[0122]将位线BLlB设置为对应于数据Dl#l的电平，数据Dl#l是被写入地址#1的第I位数据。将位线/BLlB设置为与位线BLlB的电平相反的电平。
[0123]当写入数据时，检索线对SL0-/SL0和SL1-/SL1都被去激活至“L”电平。不需要将匹配线ML设置为特定的电平，但优选使它保持预充电至“H”电平。
[0124]接下来，将描述同时向地址#0和#1写入掩码数据的操作。
[0125]为此，使字线WLO去激活至“L”电平并激活字线WLl至“H”电平。这时使没有数据写入的字线WL2和WL3去激活至“L”电平。
[0126]将位线BLOA设置为对应于数据MD0#0的电平，数据MD0#0是被写入地址#0的第O位掩码数据。将位线/BLOA设置为与位线BLOA的电平相反的电平。将位线BLOB设置为对应于数据MD0#1的电平，数据MD0#1是被写入地址#1的第O位掩码数据。将位线/BLOB设置为与位线BLOB的电平相反的电平。
[0127]将位线BLlA设置为对应于数据MD1#0的电平，数据MD1#0是被写入地址#0的第I位掩码数据。将位线/BLlA设置为与位线BLlA的电平相反的电平。将位线BLlB设置为对应于数据MD1#1的电平，数据MD1#1是被写入地址#1的第I位掩码数据。将位线/BLlB设置为与位线BLlB的电平相反的电平。
[0128]这时，检索线SL0、/SL0、SL1和/SLl处于在“L”电平的去激活状态。不需要将匹配线ML设置为特定的电平，但优选使它保持预充电至“H”电平。
[0129]另一方面，当检索数据时，使存储器阵列MAl中的所有存储器单元经受数据比较。为此，字线WLO至WL3都被去激活至“L”电平。不需要将位线BL0A、BL0B、BL1A、BL1B、/BL0A、/BL0B、/BL1A和/BLlB设置为特定的电平，但优选使它们保持预充电至“H”电平。
[0130]这时，将检索线SLO设置为对应于数据SDO的电平，数据SDO是第O位检索数据。将检索线/SLO设置为与检索线SLO的电平相反的电平。将检索线SLl设置为对应于数据SDl的电平，数据SDl是第I位检索数据。将检索线/SLl设置为与检索线SLl的电平的相反的电平。
[0131 ]当检索数据完全匹配存储在相应地址中的数据时，将匹配线ML设置为“H”电平。当不匹配发生在任何一个相应地址时，预充电的匹配线被放电至以输出“L”电平作为输出信号 OUT 0
[0132]当在相应地址处写入掩码数据时，与完全匹配的情况下一样，将匹配线ML设置为“H”电平。
[0133]在本示例中，在其中将检索线对SL0-/SL0预充电到1/2VDD的状态下，根据检索数据，将检索线SLO和/SLO中的一个检索线和检索线SLO和/SLO中的另一检索线分别设置为电源线VDD和地线VSS的电位。
[0134]将检索线SLO和/SLO中的一个设置为电源线VDD的电位会产生使匹配线MLO的电位升高的耦合电容，而将检索线SLO和/SLO中的另一个设置为地线VSS的电位会产生使匹配线MLO的电位降低的耦合电容。即，抵消了增加和降低匹配线MLO的电位的效果，因此能够抑制匹配线MLO的电位的变化。
[0135]即使增加耦合到匹配线MLO的存储器单元的数量，也能抵消增加和降低匹配线MLO的电位的效果，因此能够抑制匹配线MLO的电位的变化。
[0136]在本示例中，在数据检索之前，将电源线VSL的电位设置为1/2VDD，使得不允许N沟道MOS晶体管N06和N16变成电连续。
[0137]随后，对于数据检索，将电源线VSL的电位设置为地线VSS的电位。
[0138]然后，在下一个数据检索之前，将电源线VSL的电位再次设置为1/2VDD。
[0139]对于检索线对SL0-/SL0，在数据检索之后激活均衡器电路(EQ)。这使检索线SLO和/SLO电耦合。结果，将两个检索线SLO和/SLO中的一个检索线和两个检索线中的另一个检索线分别设置为电源线VDD的电位和地线VSS的电位。这使两个检索线被设置为1/2VDD的电位。
[0140]因此，在数据检索之后，不需要预充电检索线。这节省了用于预充电检索线对SL0-/SL0的功耗。同时，通过电耦合检索线SLO和检索线/SL0，能够将检索线SLO和/SLO设置为在电源线VDD和地线VSS之间的中间电位电平。这使得不需要准备任何预充电电路，因此能够减少部件的数量。
[0141]图11至15是示出根据本公开第二实施例的不同层上方的近似存储器阵列布局配置的近似平面图。
[0142]图11是示出根据第二实施例的存储器阵列中的阱、扩散区FL、多晶硅PO和接触孔CT的布局的平面图。
[0143]图11示出了两个TCAM单元位，即在X方向上彼此相邻的存储器单元MC0#0和MC0#1。注意，对于包括在图11示出的存储器单元MC0#1中的接触孔CT、多晶硅PO和扩散区FL，它们中每个只有一个用符号代表。
[0144]存储器单元MC0#0和MC0#1都被X轴分成数据位和掩码位。可以将数据位和掩码位布置为类似于配置有六个晶体管的现有类型单端口 SRAM的布局。
[0145]存储器单元MC0#0在X方向上的中心部分中具有N阱NW0，且P沟道MOS晶体管形成在N阱NWO中。有形成在N阱NWO两侧上的P阱PWO和PWl。在各个P阱PWO和PWl中，形成N沟道MOS晶体管。用于数据检索功能的检索晶体管由P阱PWl中的N沟道MOS晶体管形成。该阱与也被用于同一列中的其他存储器单元的位线和检索线在同一方向上延伸。阱延伸的方向垂直于字线和匹配线延伸的方向。
[0146]更具体的说，形成在半导体衬底表面上的存储器单元MC0#0包括一个N阱NWO和形成在N阱NWO两侧上的两个P阱PWO和PWl。存储器单元MC0#1被形成为相对于Y轴与存储器单元MC0#0线对称，并与存储器单元MC0#0共享P阱PW1。存储器单元MC0#1包括分别对应于N阱NWO和P阱PWO的N阱NWl和P阱PW2。
[0147]对应于数据单元DC的P沟道MOS晶体管POl和P02形成在η阱NWO中。N沟道MOS晶体管Ν02和Ν04形成在P阱PWO中。N沟道MOS晶体管Ν01、Ν03、Ν05和Ν06形成在P阱PWl中。
[0148]N沟道MOS晶体管NOl具有由一对η型扩散区FL201和FL211形成的源极和漏极和形成在它们之间的多晶硅栅极。N型扩散区FL201经由接触孔CT电耦合到地线VSS。
[0149]N沟道MOS晶体管Ν03具有由一对η型扩散区FL221和FL211形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极经由接触孔CT电耦合到字线WLO J型扩散区FL221经由接触孔CT电耦合到位线BLO。
[0150]N沟道MOS晶体管Ν04具有由一对η型扩散区FL220和FL210形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极经由接触孔CT电耦合到字线WLO J型扩散区FL220经由接触孔CT电耦合到位线/BLO。
[0151]N沟道MOS晶体管Ν02具有由一对η型扩散区FL200和FL210形成的源极和漏极和形成在它们之间的多晶硅栅极。N型扩散区FL200经由接触孔CT电耦合到地线VSS。
[0152]P沟道MOS晶体管POl具有由一对P型扩散区FL113和FLlll形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极由从N沟道MOS晶体管NO I的栅极延续的多晶硅形成。P型扩散区FLl 13经由接触孔CT电耦合到电源线VDD。
[0153]P沟道MOS晶体管Ρ02具有由一对P型扩散区FLllO和FL112形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极由从N沟道MOS晶体管Ν02的栅极延续的多晶硅形成，并经由接触孔CT电耦合到P型扩散区FL111。P型扩散区FL112经由接触孔CT电耦合到电源线VDD。P型扩散区FLl 1经由接触孔CT电耦合到P沟道MOS晶体管PO I的多晶硅栅极。
[0154]N沟道MOS晶体管Ν05具有由一对η型扩散区FL240和FL202形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极由多晶硅形成还被用作P沟道MOS晶体管POl和N沟道MOS晶体管NOl的栅极。N型扩散区FL202经由接触孔CT电耦合到地线VSS。
[0155]N沟道MOS晶体管N06具有由一对η型扩散区FL230和FL240形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极经由接触孔CT电耦合到检索线SLO13N型扩散区FL230经由接触孔CT电耦合到匹配线ML。
[0156]对应于掩码数据单元MDC的P沟道MOS晶体管Pll和P12形成在N阱NWO中。N沟道MOS晶体管附2和附4形成在?阱?10中。咐勾道皿)5晶体管附1、附3、附5和附6形成在？阱?11中。咐勾道MOS晶体管Nll具有由一对η型扩散区FL206和FL216形成的源极和漏极和形成在它们之间的多晶硅栅极。N型扩散区FL206经由接触孔CT电耦合到地线VSS。
[0157]N沟道MOS晶体管Ν13具有由一对η型扩散区FL221和FL216形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极经由接触孔CT电耦合到字线WL1。如上所述，N型扩散区FL221经由接触孔CT电耦合到位线BL0。
[0158]N沟道MOS晶体管Ν14具有由一对η型扩散区FL225和FL215形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极经由接触孔CT电耦合到字线WLl <^型扩散区FL225经由接触孔CT电耦合到位线/BLO。
[0159]N沟道MOS晶体管Ν12具有由一对η型扩散区FL200和FL215形成的源极和漏极和形成在它们之间的多晶硅栅极。正如前面所说的，N型扩散区FL200经由接触孔CT电耦合到地线 VSS0
[0160]P沟道MOS晶体管Pl I具有由一对P型扩散区FLl 18和FLl 16形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极由从N沟道MOS晶体管NI I的栅极延续的多晶硅形成。P型扩散区FLl 18经由接触孔CT电耦合到电源线VDD。
[0161]P沟道MOS晶体管Ρ12具有由一对P型扩散区FLl 15和FLl 12形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极由从N沟道MOS晶体管Ν12的栅极延续的多晶硅形成，并经由接触孔CT电耦合到P型扩散区FL116。正如前面所说的，P型扩散区FL112经由接触孔CT电耦合到电源线VDD。？型扩散区FLl 15经由接触孔CT电耦合到P沟道MOS晶体管Pl I的多晶硅栅极。
[0162]N沟道MOS晶体管Ν15具有由一对η型扩散区FL245和FL207形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极由多晶硅形成还被用作为P沟道MOS晶体管Pll和N沟道MOS晶体管Nll的栅极。N型扩散区FL207经由接触孔CT电耦合到地线VSS。
[0163]N沟道MOS晶体管Ν16具有由一对η型扩散区FL230和FL245形成的源极和漏极和形成在它们之间的多晶硅栅极。该栅极经由接触孔CT电耦合到检索线/SL0。正如前面所说的，N型扩散区FL230经由接触孔CT电耦合到匹配线ML。
[0164]N型扩散区都通过将η型杂质注入到P阱PW0、PW1和PW2中的活跃区中形成。P型扩散区都通过将P型杂质注入到N阱NWO和NWl中的活跃区中形成。
[0165]在存储器单元MC0#1中，晶体管和扩散区相对于Y轴与存储器单元MC0#0中的那些线对称布置，因此在本文中将不再进一步描述其布局。
[0166]图12是示出根据第二实施例的形成在存储器阵列中的接触孔CT的布局的平面图。接触孔用于耦合到第一和第二金属布线层。
[0167]在图12中，用虚线示出的接触孔CT用于耦合到下面的层，用实线示出的接触孔CT用于耦合到上面的层。这也适用于随后的附图。在图12示出的示例中，第一金属布线层100至119沿Y轴布置。
[0168]N沟道MOS晶体管N04的栅极经由接触孔CT4耦合到第一金属布线层M100。第一金属布线层MlOO经由接触孔CT21耦合到第二金属布线层。
[0169]N沟道MOS晶体管N04的源极经由接触孔CT5耦合到形成位线BL的第一金属布线层M112o
[0170]N沟道MOS晶体管N14的源极经由接触孔CTl耦合到形成位线BL的第一金属布线层M112o
[0171]N沟道MOS晶体管N14的栅极经由接触孔CT2耦合到第一金属布线层M110。第一金属布线层MllO经由接触孔CT20耦合到第二金属布线层。
[0172]形成N沟道MOS晶体管N12和N沟道MOS晶体管N02的漏极的N型扩散区FL200经由接触孔CT3耦合到第一金属布线层Ml 11。第一金属布线层Ml 11经由接触孔CT22和CT23耦合到形成在第二金属布线层上方的地线(VSS)。
[0173]形成P沟道MOS晶体管POl的源极的P型扩散区FL113经由接触孔CT8耦合到第一金属布线层M113。
[0174]形成P沟道MOS晶体管PlI的源极的P型扩散区FLl 18经由接触孔CT6耦合到第一金属布线层M113。
[0175]形成P沟道MOS晶体管P12和P02的源极的P型扩散区FL112经由接触孔CT7耦合到第一金属布线层Ml 13。
[0176]第一金属布线层M113经由接触孔CT24至CT26耦合到形成在第二金属布线层上方的电源线(VDD)。
[0177]N沟道MOS晶体管NOl的源极经由接触孔CT13耦合到第一金属布线层M115。第一金属布线层M115经由接触孔CT27耦合到形成在第二金属布线层上方的地线(VSS)。
[0178]形成N沟道MOS晶体管N03和N13的漏极的N型扩散区FL221经由接触孔CTll耦合到形成位线/BL的第一金属布线层Ml 14。
[0179]N沟道MOS晶体管Nll的源极经由接触孔CT9耦合到第一金属布线层M115。
[0180]N沟道MOS晶体管N13的栅极经由接触孔CTlO耦合到第一金属布线层M116。第一金属布线层Ml 16经由接触孔CT28耦合到形成字线的金属布线层。
[0181]N沟道MOS晶体管N03的栅极经由接触孔CT12耦合到第一金属布线层MlOl。第一金属布线层MlOl经由接触孔CT29耦合到形成字线的金属布线层。
[0182]N沟道MOS晶体管N15的源极经由接触孔CT14耦合到形成在第一金属布线层M117上方的电源线(VSL)。
[0183]N沟道MOS晶体管N05的源极经由接触孔CT16耦合到形成在第一金属布线层M117上方的电源线(VSL)。
[0184]形成N沟道MOS晶体管N06和N16的漏极的N型扩散区FL230经由接触孔CT15耦合到第一金属布线层M102。第一金属布线层M102经由接触孔CT30耦合到形成匹配线的金属布线层。
[0185]N沟道MOS晶体管N16的栅极经由接触孔CT17耦合到第一金属布线层M118。第一金属布线层M118经由接触孔CT31耦合到形成上层检索线/SL的金属布线层。
[0186]N沟道MOS晶体管N06的栅极经由接触孔CT18耦合到第一金属布线层M103。第一金属布线层M103经由接触孔CT32耦合到形成上层检索线SL的金属布线层。
[0187]位线对BL0A-/BL0A和BL0B-/BL0B和电源线VSL形成在第一金属布线层上方。
[0188]图13是示出根据第二实施例的存储器阵列中的接触孔CT和第二金属布线层的布局的平面图。
[0189]在图13示出的示例中，第二金属布线层120至129沿Y轴布置。
[0190]第二金属布线层M120经由接触孔CT20耦合到第一金属布线层M110。第二金属布线层M120经由接触孔CT耦合到形成上层字线WLl的金属布线层。
[0191]第二金属布线层M128经由接触孔CT21耦合到第一金属布线层M100。第二金属布线层Ml 28经由接触孔CT耦合到形成上层字线WLO的金属布线层。
[0192]第二金属布线层M121经由接触孔CT22和CT23耦合到第一金属布线层Mill。第二金属布线层M121形成地线VSS。
[0193]第二金属布线层M122经由接触孔CT24至CT26耦合到第一金属布线层M113。第二金属布线层M122形成电源线VDD。
[0194]第二金属布线层M123经由接触孔CT27耦合到第一金属布线层M115。第二金属布线层Ml 23形成地线VSS。
[0195]第二金属布线层M124经由接触孔CT28耦合到第一金属布线层M116。第二金属布线层M124经由接触孔CT耦合到形成上层字线WLl的金属布线层。
[0196]第二金属布线层M127经由接触孔CT29耦合到第一金属布线层MlOl。第二金属布线层Ml 27经由接触孔CT耦合到形成上层字线WLO的金属布线层。
[0197]第二金属布线层M126经由接触孔CT30耦合到第一金属布线层M102。第二金属布线层M126经由接触孔CT耦合到形成上层匹配线MLO的金属布线层。
[0198]第二金属布线层M125经由接触孔CT31耦合到第一金属布线层M118。第二金属布线层M125形成检索线/SL。
[0199]第二金属布线层M129经由接触孔CT32耦合到第一金属布线层M103。第二金属布线层M129形成检索线SL。
[0200]地线VSS、电源线VDD和检索线对SL-/SL形成在第二金属布线层上方。
[0201]图14是示出根据第二实施例的、形成的用于耦合在第二金属布线层和上面的层之间的接触孔的布局的平面图。
[0202]如图14所示，第二金属布线层M120经由形成在其中的接触孔CT40耦合到形成在第三金属布线层上方的字线WLl。
[0203]第二金属布线层M128经由形成在其中的接触孔CT41耦合到形成在第三金属布线层上方的字线WLO。
[0204]第二金属布线层M124经由形成在其中的接触孔CT42耦合到形成在第三金属布线层上方的字线WLl。
[0205]第二金属布线层M127经由形成在其中的接触孔CT43耦合到形成在第三金属布线层上方的字线WLO。
[0206]第二金属布线层M126经由形成在其中的接触孔CT44耦合到形成在第三金属布线层上方的匹配线ML0。
[0207]图15是示出根据第二实施例的第三金属布线层和接触孔的布局的平面图。
[0208]在图15示出的示例中，第三金属布线层Ml 30至Ml 33沿X轴布置。
[0209]第三金属布线层M130形成匹配线MLl。
[0210]第三金属布线层M131形成字线WLl并耦合到接触孔CT40和CT42。
[0211 ] 第三金属布线层M132形成匹配线MLO并耦合到接触孔CT44。
[0212]第三金属布线层M133形成字线WLO并耦合到接触孔CT41和CT43。
[0213]字线WLO和WLl和匹配线MLO和MLl形成在第三金属布线层上方。
[0214]对于存储器单元MC0#1的内部金属布线层，对应于耦合到存储器单元MC0#0的检索线SL和位线BL的检索线和位线，耦合到存储器单元MC0#1。在其他方面，存储器单元MC0#1中的布线图案相对于Y轴与存储器单元MC0#0中的那些线对称地布置，因此在本文中将不再进一步描述其布局。
[0215]上述布局使得能使用第一至第三金属布线层实现TCAM存储器阵列。通过使布线层的数量保持得少，能够降低制造成本。
[0216]图5示出的晶体管的栅极可沿X轴定向。这使得能减少例如由不均匀蚀刻产生的处理变化，或由掩膜对准误差造成的晶体管尺寸变化。
[0217]此外，由于可以将位线和检索线制造得更短，所以能够减少布线容量。因此，能够减少使位线和检索线充电和放电的功耗。较小的布线容量也有利于提高运行速度。
[0218]第三实施例
[0219]对于上述第一实施例，描述了一种系统，其中通过将检索线对SL-/SL预充电到I/2VDD减少由检索线对SL-/SL和匹配线ML之间的耦合电容引起的匹配线ML的电压变化。
[0220]另一方面，由检索线对SL-/SL和匹配线ML之间的耦合电容引起的匹配线ML的电压变化可用于数据读取。
[0221]图16A和16B是用于说明根据第三实施例的预充电&编码电路108中的用于数据读取的电路配置的图。
[0222 ] 如图16A所示，提供对应于四个匹配线MLO至ML3的四个读出放大器SA。
[0223]每个读出放大器SA放大相应匹配线和虚拟匹配线DML之间的电位差并输出放大的电位差。
[0224]提供虚拟匹配线DML以为每个读出放大器SA设置参考电位并将其设置为电源线VDD的电位。
[0225]每个读出放大器SA检测并放大匹配线MLO至ML3中的相应一个匹配线与电源线VDD之间的电位差，并输出放大的电位差。
[0226]如图16B所示，当相应匹配线ML处于匹配状态时，其电位会超过电源线VDD的预充电电位。
[0227]另一方面，当相应匹配线ML进入非匹配状态时，其电位会朝向接地电压VSS下降。
[0228]当相应匹配线ML处于匹配状态时，放大已升高超过虚拟匹配线DML的电位的电位和设置为电源线VDD的电位的虚拟匹配线DML的电位之间的差，并输出放大的电位差。
[0229]当相应匹配线ML处于不匹配状态时，其电位会降到电源线VDD的电位以下，并放大其电位和电源线VDD的电位之间的差。然后输出放大的电位差。
[0230]根据第三实施例的配置使得能够使用电源线VDD的电位作为读出放大器SA的参考电压。
[0231]因此，没有必要为读出放大器SA提供产生参考电压的参考电压产生电路。这使得能够减少部件的数量，并使用简化的配置执行数据读取。
[0232]第四实施例
[0233]在下文中，将描述作为本公开第四实施例的用于控制掩码位列的系统。
[0234]掩码位列屏蔽了不经受比较的位的列，以在数据检索中确定匹配/不匹配。
[0235]图17是用于说明根据第四实施例的存储器阵列的一部分的布局的图。
[0236]在图17示出的示例中，为每一列提供电源线驱动器VSLD，以控制列的电源线VSL。
[0237]图18A和18B是用于说明根据第四实施例的电源线驱动器VSLD的配置的图。
[0238]参考图18A，电源线驱动器VSLD包括NAND电路ND、AD电路AD、反相器IV、N沟道MOS晶体管NI和P沟道MOS晶体管PI。
[0239]NAND电路ND接收列选择信号CA和通过反相器IVl反转掩码信号MSK产生的反转信号，并向P沟道MOS晶体管Pl输出在两个输入信号之间执行的NAND逻辑运算的结果。
[0240]AND电路AD接收通过反相器IV2反转列选择信号CA产生的反转信号和掩码信号MSK，并向N沟道MOS晶体管NI输出在两个输入信号之间执行的AND逻辑运算的结果。
[0241 ] 当列选择信号CA为“H”电平且掩码信号MSK为“L”电平时，P沟道MOS晶体管Pl导通。在这种状态下，电源电压VDD和电源线VSL电耦合。
[0242]当列选择信号CA为“L”电平且掩码信号MSK为“H”电平时，N沟道MOS晶体管NI导通。在这种状态下，接地电压VSS和电源线VSL电耦合。
[0243]图1SB示出了掩码位列和检索位列之间的比较。掩码位列设置为电源线VDD的电位。检索位列设置为地线VSS的电位。
[0244]掩码位列通过设置为电源线VDD的电位保持匹配线MLO的电位。在没有将掩码位列的电位降低到地线VSS的电位的情况下，掩码位列不会经受匹配/不匹配的确定。
[0245]以上配置允许通过控制电源线VSL的电位容易地设置掩码位列。
[0246]基于上述实施例已经具体描述了本发明人做出的发明。然而，本发明不限制于上述实施例，且在不偏离本发明的范围的情况下，可以以各种方式对其进行修改。
【主权项】
1.一种半导体存储器装置，包括被排列成矩阵的多个存储器单元，每个所述存储器单元被配置为能保持两位信息并且包括第一单元和第二单元，其中，所述第一单元被配置为能保持一位信息，所述第二单元在列方向上邻近所述第一单元并且被配置为能保持另一位信息，所述半导体存储器装置进一步包括: 位线对，所述位线对在所述列方向上延伸，并且被耦合到所述第一单元和所述第二单元这两者； 第一字线和第二字线，所述第一字线和所述第二字线沿行方向延伸，并且被耦合到所述第一单元和所述第二单元中的每一个； 匹配线，所述匹配线在所述行方向上延伸； 检索线对，所述检索线对在所述列方向上延伸，以传送用于数据检索的检索数据； 逻辑运算单元，所述逻辑运算单元被耦合到所述检索线对和所述匹配线，以基于在所述第一单元以及所述第二单元中保持的信息和由所述检索线对传送的检索数据之间的比较结果来驱动所述匹配线；以及 检索线驱动器，所述检索线驱动器以对应于所述检索线对的方式来被提供，以驱动所述检索线对， 其中，在使所述检索线对被预充电到在第一电压和第二电压之间的第三电压的状态下，所述检索线驱动器根据所述检索数据来分别将包括在所述检索线对中的一个检索线和另一个检索线驱动到所述第一电压和所述第二电压。2.根据权利要求1所述的半导体存储器装置， 其中，所述逻辑运算单元被耦合在所述匹配线和电源线之间，并且包括第一逻辑单元和第二逻辑单元，以在所述数据检索期间基于在所述第一单元以及所述第二单元中保持的信息和所述检索数据之间的各自比较结果来驱动所述匹配线，以及 其中，在数据检索之前，所述电源线被设置为所述第三电压，并且在所述数据检索时，所述电源线被设置为所述第二电压。3.根据权利要求2所述的半导体存储器装置， 其中，所述第一逻辑单元包括被串联耦合在所述电源线和所述匹配线之间的第一晶体管和第二晶体管， 其中，所述第二逻辑单元包括被串联耦合在所述电源线和所述匹配线之间的第三晶体管和第四晶体管， 其中，所述第一晶体管和所述第三晶体管的栅极分别接收在所述第一单元和所述第二单元中保持的信息，以及 其中，所述第二晶体管和所述第四晶体管的栅极接收所述检索数据。4.根据权利要求3所述的半导体存储器装置， 其中，所述第一晶体管和所述第三晶体管的源极被耦合到所述电源线。5.根据权利要求3所述的半导体存储器装置， 其中，所述第二晶体管和所述第四晶体管的源极被耦合到所述电源线。6.根据权利要求1所述的半导体存储器装置，进一步包括以对应于所述检索线对的方式来被提供的以在数据检索之前均衡所述检索线对的均衡器电路。7.—种半导体存储器装置，包括被排列成矩阵的多个存储器单元，每个所述存储器单元被配置为能保持两位信息并且包括第一单元和第二单元，其中，所述第一单元被配置为能保持一位信息，所述第二单元在列方向上邻近所述第一单元并且被配置为能保持另一位信息，所述半导体存储器装置进一步包括: 位线对，所述位线对在所述列方向上延伸，并且被耦合到所述第一单元和所述第二单元这两者； 第一字线和第二字线，所述第一字线和第二字线沿行方向延伸，并且被耦合到所述第一单元和所述第二单元中的每一个； 匹配线，所述匹配线在所述行方向上延伸； 逻辑运算单元，所述逻辑运算单元被耦合到所述匹配线，以基于在所述第一单元以及所述第二单元中保持的信息和检索数据之间的比较结果来驱动所述匹配线； 检索线对，所述检索线对传送用于数据检索的所述检索数据，所述检索线对在所述存储器单元的第一存储器单元和第二存储器单元的所述列方向上延伸，并且被公共耦合到在所述第一存储器单元和所述第二存储器单元中包含的逻辑运算单元，所述第一存储器单元和所述第二存储器单元在所述行方向上彼此相邻；以及 检索线驱动器，所述检索线驱动器以对应于所述检索线对的方式来被提供，以驱动所述检索线对， 其中，在使所述检索线对被预充电到在第一电压和第二电压之间的第三电压的状态下，所述检索线驱动器根据所述检索数据来分别将包括在所述检索线对中的一个检索线和另一个检索线驱动到所述第一电压和所述第二电压。8.根据权利要求7所述的半导体存储器装置， 其中，所述第一存储器单元的所述逻辑运算单元被耦合到在所述行方向上跨过彼此邻近的所述第一存储器单元和所述第二存储器单元而延伸的第一匹配线，以及 其中，所述第二存储器单元的所述逻辑运算单元被耦合到在所述行方向上跨过彼此邻近的所述第一存储器单元和所述第二存储器单元而延伸的第二匹配线。9.一种半导体存储器装置，包括被排列成矩阵的多个存储器单元，每个所述存储器单元被配置为能保持两位信息并且包括第一单元和第二单元，其中，所述第一单元被配置为能保持一位信息，所述第二单元在列方向上邻近所述第一单元并且被配置为能保持另一位信息，所述半导体存储器装置进一步包括: 位线对，所述位线对在所述列方向上延伸，并且被耦合到所述第一单元和所述第二单元这两者； 第一字线和第二字线，所述第一字线和第二字线沿行方向延伸，并且被耦合到所述第一单元和所述第二单元中的每一个； 匹配线，所述匹配线沿所述行方向延伸，以被在所述行方向上彼此邻近的存储器单元所共用； 检索线，所述检索线在所述列方向上延伸，以传送用于数据检索的检索数据； 逻辑运算单元，所述逻辑运算单元被耦合到所述检索线和所述匹配线，以基于在所述第一单元以及所述第二单元中保持的信息和由所述检索线传送的检索数据之间的比较结果，来将被预充电至第一电压的所述匹配线驱动到第二电压； 检索线驱动器，所述检索线驱动器以对应于所述检索线的方式来被提供，以根据所述检索数据来使用所述第一电压驱动所述检索线；以及 检测电路，所述检测电路被耦合到所述匹配线，并且基于所述匹配线和所述第一电压之间的电位差来输出数据检索结果。10.根据权利要求9所述的半导体存储器装置， 其中，当在所述第一单元以及所述第二单元中保持的信息和由所述检索线传送的检索数据匹配时，促使所述匹配线的电位升高超过通过施加所述第一电压而被预充电的所述检索线电压，以及 其中，当在所述第一单元以及所述第二单元中保持的信息和由所述检索线传送的检索数据不匹配时，通过所述逻辑运算单元来将所述匹配线驱动到所述第二电压。11.根据权利要求10所述的半导体存储器装置， 其中，所述逻辑运算单元被耦合在所述匹配线和电源线之间，并且包括第一逻辑单元和第二逻辑单元，所述第一逻辑单元和第二逻辑单元在所述数据检索时基于在所述第一单元以及所述第二单元中保持的信息和所述检索数据之间的各自比较结果来驱动所述匹配线，以及 其中，在数据检索时，所述电源线被设置为所述第二电压，而在数据屏蔽时，所述电源线被设置为所述第一电压。
【文档编号】G11C15/04GK105913870SQ201610017785
【公开日】2016年8月31日
【申请日】2016年1月12日
【发明人】新居浩二
【申请人】瑞萨电子株式会社