半导体存储器的制造方法

半导体存储器的制造方法
【专利摘要】本发明的实施方式提供一种可靠性高的半导体存储器。本实施方式的半导体存储器包含存储器单元的一端侧的第一及第二选择栅极。第一选择栅极晶体管SGCT包含半导体基板(700)内的通道区域CRa、半导体柱(75)内的通道区域CRb、及连接于第一选择栅极线SGC的栅极电极(73)。第二选择栅极晶体管SGST包含半导体柱(75)内的通道区域、及连接于第二选择栅极线SGS的栅极电极(72)。第一选择栅极线SGC连接于第一电压电路(220)，第二选择栅极SGS连接于第二电压电路(440)。
【专利说明】半导体存储器
[0001][相关申请案]
[0002]本申请案享有以日本专利申请案2014-184198号(申请日:2014年9月10日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本实施方式涉及一种半导体存储器。
【背景技术】
[0004]近年来，作为旨在提高闪存的比特密度的方法，提出一种具有积层有存储元的构造的积层型闪存。
[0005]积层型闪存能够以低成本实现大容量的半导体存储器。

【发明内容】

[0006]本发明的实施方式提出一种提高半导体存储器的可靠性的技术。
[0007]本实施方式的半导体存储器包含设置在半导体衬底上的多个存储器单元。多个存储器单元分别包含所述半导体衬底上的第一选择栅极晶体管、积层在所述第一选择栅极晶体管上的第二选择栅极晶体管、及积层在所述第二选择栅极晶体管上的多个存储元。本实施方式的半导体存储器包含:位线，共同地连接于所述多个存储器单元的一端；多条字线，分别连接于所述多个存储元的栅极电极；第一选择栅极线，共同地连接于所述多个存储器单元各自的所述第一选择栅极晶体管的栅极电极；多条第二选择栅极线，针对所述多个存储器单元的每一个电分离，且连接于所述第二选择栅极晶体管的各栅极电极；第一电压电路，连接于所述第一选择栅极线；及第二电压电路，连接于所述第二选择栅极线。
【附图说明】
[0008]图1是表示包含实施方式的半导体存储器的设备的图。
[0009]图2是表示实施方式的半导体存储器的整体构成的图。
[0010]图3是表示实施方式的半导体存储器的基本构成的图。
[0011]图4(a)、(b)是表示实施方式的半导体存储器的基本构成的图。
[0012]图5是表示第一实施方式的半导体存储器的构成例的框图。
[0013]图6是第一实施方式的半导体存储器的等效电路图。
[0014]图7是第一实施方式的半导体存储器的等效电路图。
[0015]图8是表示第一实施方式的半导体存储器的构造例的示意图。
[0016]图9是表示第一实施方式的半导体存储器的构造例的示意图。
[0017]图10是表示第一实施方式的半导体存储器的构造例的示意图。
[0018]图11是表示第一实施方式的半导体存储器的构造例的剖视图。
[0019]图12是表示第一实施方式的半导体存储器的变化例的图。
[0020]图13是用来说明第一实施方式的半导体存储器的动作例的图。
[0021]图14是用来说明第一实施方式的半导体存储器的动作例的图。
[0022]图15是用来说明第一实施方式的半导体存储器的动作例的图。
[0023]图16是用来说明第一实施方式的半导体存储器的动作例的图。
[0024]图17是表示第二实施方式的半导体存储器的构成例的图。
[0025]图18是表示第二实施方式的半导体存储器的构成例的图。
[0026]图19是用来说明第二实施方式的半导体存储器的动作例的图。
[0027]图20是用来说明第二实施方式的半导体存储器的动作例的图。
[0028]图21是表示第三实施方式的半导体存储器的构成例的图。
[0029]图22是表示第三实施方式的半导体存储器的构成例的图。
[0030]图23是表示第三实施方式的半导体存储器的构成例的图。
[0031]图24是用来说明第三实施方式的半导体存储器的动作例的图。
[0032]图25是用来说明第三实施方式的半导体存储器的动作例的图。
[0033]图26是表示第四实施方式的半导体存储器的构成例的图。
[0034]图27是用来说明第五实施方式的半导体存储器的动作例的图。
[0035]图28是用来说明第五实施方式的半导体存储器的动作例的图。
[0036]图29是表示第五实施方式的半导体存储器的变化例的图。
[0037]图30是用来说明第六实施方式的半导体存储器的动作例的图。
[0038]图31是用来说明第六实施方式的半导体存储器的动作例的图。
[0039]图32是表示实施方式的半导体存储器的变化例的图。
[0040]图33是表示实施方式的半导体存储器的变化例的图。
[0041]图34是表示实施方式的半导体存储器的变化例的图。
[0042]图35是表示实施方式的半导体存储器的变化例的图。
[0043]图36是表示实施方式的半导体存储器的变化例的图。
[0044]图37是表示实施方式的半导体存储器的变化例的图。
[0045]图38是表示实施方式的半导体存储器的变化例的图。
[0046]图39是表示实施方式的半导体存储器的变化例的图。
[0047]图40是表示实施方式的半导体存储器的变化例的图。
[0048]图41是表示实施方式的半导体存储器的变化例的图。
【具体实施方式】
[0049]以下，一边参照附图，一边对本实施方式详细地进行说明。在以下说明中，对于具有相同的功能及构成的要素，附注相同符号，并省略重复的说明。
[0050]而且，在以下各实施方式中，在无须将末尾附有用于区别化的数字/英文的参照符号(例如字线WL或位线BL、各种开关等)相互加以区别的情况下，采用省略末尾的数字的记载，该记载是指所有带数字的参照符号。
[0051](I)第一实施方式
[0052](a)整体构成
[0053]为了说明第一实施方式的半导体存储器，参照图1至图4。
[0054]如图1所示，存储设备500包含存储器控制器5、及本实施方式的半导体存储器I。
[0055]存储设备500例如通过基于某种规格的连接器、无线通信、因特网等而连接于主设备600。存储设备500及主设备600基于设定在设备500、600间的接口规格而收发数据。
[0056]主设备600对存储设备500要求写入/删除数据、读取数据。
[0057]存储设备500包含至少一个半导体存储器I。
[0058]存储器控制器5控制实施方式的半导体存储器I。存储器控制器5例如根据来自主设备600的要求而执行半导体存储器I的数据的写入动作、删除动作、及数据的读取动作。存储器控制器5是在写入动作时将来自存储设备500的外部(例如主设备)的数据传送到半导体存储器I。存储器控制器5是在读取动作时将来自半导体存储器I的数据传送到存储设备500的外部。
[0059]存储设备500及主设备600形成存储器系统。
[0060]存储设备500、或包含存储设备500的存储器系统是如SD?卡的存储卡、USB (Universal Serial Bus，通用串行总线)存储器、或固态驱动器(Solid State Drive,SSD)等。
[0061]本实施方式的半导体存储器I是闪存。
[0062]如图2所示，闪存I包含存储元阵列、及用来控制存储元阵列的动作的多个电路(以下，称为周边电路)。
[0063]存储元阵列10包含一个以上的存储元区域BLK < O >、BLK < I >、BLK < k — I> (k为I以上的整数)。例如，存储元区域BLK是块。
[0064]闪存I至少包含以下的周边电路。
[0065]行控制电路20将块地址或页面地址进行解码，选择对应于地址的块BLK内的字线。行控制电路20对存储元阵列10内的布线施加用来执行由主设备600所要求的动作的各种电压。
[0066]行控制电路20包含字线/选择栅极线驱动器201。字线/选择栅极线驱动器201驱动块BLK内的字线及选择栅极线。行控制电路20包含行解码器209。行解码器209将块、字线及选择栅极线设为选择状态或非选择状态。行解码器209包含多个开关电路290、及一个以上的地址解码器203。行控制电路20包含下述选择栅极线控制电路202。
[0067]感测放大器电路30是在读取来自存储元阵列10的数据时，感测从存储元输出到位线的信号(数据)，并将所感测的信号放大。感测放大器电路30是在对存储元阵列10写入数据时，将应写入的数据传送到存储元。例如，从存储元阵列10读取数据及对存储元阵列10写入数据是以页面单位执行。
[0068]数据闩锁电路35暂时存储从存储元读取的数据、及来自存储器I外部的写入数据。
[0069]数据输入输出缓冲器65缓冲来自闪存I外部的数据、及来自存储元阵列10的数据。
[0070]电压产生电路40产生用于写入数据及读取数据的多个电压。电压产生电路40包含多个电源电路(电压源)。
[0071]源极线/阱控制电路50控制源极线的电位(电压)及阱区域的电位(电压)。
[0072]地址缓冲器60缓冲来自主设备600及存储器控制器5的地址。
[0073]闪存I包含内部控制电路(例如状态机)9。内部控制电路9基于来自存储器控制器5的命令而控制闪存内部的各电路。
[0074]本实施方式的闪存I包含三维构造的存储元阵列。
[0075]为了说明本实施方式的三维构造的存储元阵列的内部构成，参照图3及图4。图3是示意性地表示存储元阵列10内的一个块BLK的构成例。图4 (a)是表示本实施方式的闪存中的存储元阵列的构成要素的等效电路图，图4(b)是示意性地表示存储元阵列的构成要素的构造的三维图。
[0076]存储元阵列10包含多条位线BLO?BLm — I。存储元阵列10包含源极线SL。存储元阵列10包含在Z方向上积层的多条字线WLO?WLn — I。各块BLK包含m条(m为2以上的整数)位线BLO?BLm — 1、及η条(η为2以上的整数)字线WLO?WLn — I。
[0077]以下，在不将多条位线BLO?BLm — I加以区别的情况下，多条位线被记载为位线BL0在不将多条字线WLO?WLn — I加以区别的情况下，多条字线被记载为字线WL。
[0078]NAND (与非)型闪存的存储元阵列10包含多个存储器单元NS作为构成要素。多个存储器单元NS是在存储元阵列10内，在X方向及Y方向上排列。以下，NAND闪存的存储器单元NS被称为NAND串。
[0079]多条位线BL中的一条连接于在Y方向上排列的各NAND串NS的一端。
[0080]源极线SL共同地连接于各NANS串NS的另一端。然而，块的内部构成并不限定于多个NAND串共同地连接于一条源极线的情况。例如，也可以在存储元阵列(或块)内设置多条源极线，且对各源极线施加不同的电压。
[0081]存储元阵列10包含多条选择栅极线S⑶、SGS、SGC0例如，存储元阵列10的一个块BLK包含四条选择栅极线S⑶0、S⑶1、S⑶2、S⑶3及四条选择栅极线SGSO、SGSU SGS2、SGS3。一个块BLK包含一条选择栅极线SGC。
[0082]块BLK包含多个串单元SU。在各块BLK内，串单元SU是在Y方向上排列。
[0083]串单元SU包含共同地连接于漏极侧及源极侧选择栅极线S⑶、SGS的多个NAND串NS。多个串单元SU共同地连接于一条选择栅极线SGC。以下，为了与每个串单元SU的选择栅极线SGD、SGS加以区别，而将共同地连接于串单元SU的选择栅极线SGC称为共用选择栅极线SGC。
[0084]如图4 (a)所示，在NAND型闪存中，NAND串NS包含多个存储元MC及选择栅极晶体管 S⑶T、SGST、SGCT。
[0085]多个存储元MC串联连接着电流路径。一个选择栅极晶体管SGDT连接于多个存储元MC的一端(漏极侧)。两个选择晶体管SGST连接于多个存储元的另一端(源极侧)。
[0086]各NAND串NS包含在衬底700上沿Z方向积层的多个存储元。
[0087]例如，在同一层(以Z方向为基准的位置)内在X方向及Y方向上排列的多个存储元MC的栅极连接于同一字线WL。在Z方向上相邻的存储元MC连接于互不相同的字线。
[0088]NAND串NS内的漏极侧的选择栅极晶体管(以下，称为漏极侧选择栅极晶体管)SGDT的栅极连接于漏极侧选择栅极线SGD。漏极侧选择栅极晶体管SGDT的电流路径连接于位线BL及NAND串NS的漏极侧的终端的存储元的电流路径。
[0089]NAND串NS内的源极侧的一选择栅极晶体管(以下，称为源极侧选择栅极晶体管)SGST的栅极连接于源极侧选择栅极线SGS。源极侧选择栅极晶体管SGST的电流路径连接于NAND串NS的源极侧的终端的存储元的电流路径。
[0090]NAND串NS内的源极侧的另一选择栅极晶体管SGCT的栅极连接于选择栅极线SGC0选择栅极晶体管SGCT的电流路径连接于NAND串NS的源极侧的终端的存储元的电流路径及源极线SL。以下，连接于共用选择栅极线SGC的选择栅极晶体管SGCT被称为共用选择栅极晶体管SGCT。
[0091]如图4(b)所示，各NAND串NS包含一个半导体柱。半导体柱75从位线BL朝向衬底700延伸。例如，半导体柱75向相对于衬底700表面大致垂直的方向(Z方向)延伸。
[0092]多个导电层70、71、72、73是在Z方向上积层在衬底700上。各导电层70、71、72、73隔着膜79而包围半导体柱75的侧面。
[0093]多条字线WL各自包含多个导电层70的每个。
[0094]漏极侧选择栅极线SGD包含导电层71。导电层71积层在作为字线WL的多个导电层70的上方。
[0095]源极侧选择栅极线SGS包含导电层72。导电层72设置在作为字线WL的导电层70与衬底700之间。
[0096]共用选择栅极线SGC包含导电层73。导电层73设置在导电层72与衬底700之间。
[0097]存储元MC及选择栅极晶体管S⑶T、SGST设置在将位线BL与衬底700连接的半导体柱75的侧面上。
[0098]存储元MC的栅极电极包含导电层70。也就是说，字线WL作为存储元MC的栅极电极发挥功能。存储元MC包含半导体柱75与导电层70之间的膜79作为存储器膜79。存储器膜79是包含电荷存储层(例如电荷捕获膜)的积层构造的膜。
[0099]漏极侧选择栅极晶体管SGDT的栅极电极包含作为漏极侧选择栅极线SGD的导电层71 ο
[0100]源极侧选择栅极晶体管SGST的栅极电极包含作为源极侧选择栅极线SGS的导电层72。
[0101]共用选择栅极晶体管SGCT的栅极电极包含作为共用选择栅极线SGC的导电层73。
[0102]共用选择栅极晶体管SGCT例如经由源极线接点(以下，也称为内部源极线)CELSRC而连接于源极线SL。
[0103]共用选择栅极晶体管SGCT的栅极绝缘膜80介存于选择栅极晶体管SGCT的栅极电极73与衬底700之间。
[0104]选择栅极晶体管SGCT的栅极电极73隔着半导体柱75的侧面上的绝缘膜(例如，存储器膜79)而与半导体柱75相向。共用选择栅极晶体管SGCT例如与源极侧选择栅极晶体管SGST同样地，包含绝缘膜79作为栅极绝缘膜。
[0105]共用选择栅极晶体管SGCT包含半导体衬底(半导体区域)700的通道区域CRa、及半导体柱75内的通道区域CRb。
[0106]源极线接点CELSRC将半导体柱75连接于源极线SL。源极线接点CELSRC设置在半导体衬底700内的扩散层701上。例如，源极线接点CELSRC被在Y方向上相邻的两个串单元SU所共用。
[0107]此外，关于闪存、存储元阵列及各元件的基本构成、以及其制造方法，例如记载在“三维积层非易失性半导体存储器”这一在2009年3月19日提出申请的美国专利申请案12/407，403号中。而且，关于存储元阵列10的构成及其制造方法，记载在“三维积层非易失性半导体存储器”这一在2009年3月18日提出申请的美国专利申请案12/406，524号、“非易失性半导体存储装置及其制造方法”这一在2010年3月25日提出申请的美国专利申请案12/679，991号、“半导体存储器及其制造方法”这一在2009年3月23日提出申请的美国专利申请案12/532,030号中。这些专利申请案是通过参照而将其全部内容引用于本申请的说明书中。
[0108]在本实施方式的闪存中，共用选择栅极线SGC与源极侧选择栅极线SGS相互独立。共用选择栅极线SGC与源极侧选择栅极线SGS连接于互不相同的电压电路。
[0109]源极侧选择栅极线SGS经由开关SSW及布线SGSI而连接于电压电路(电压源)40。
[0110]共用选择栅极线SGC经由与开关SSW不同的开关CSW及与布线SGSI不同的布线SGCI而连接于与电压电路40不同的电压电路220。
[0111]由此，本实施方式的闪存I可对源极线侧选择栅极线SGS及共用选择栅极线SGC分别独立地施加电压。
[0112]在将共用选择栅极晶体管SGCT的接通电压施加给横跨多个串单元SU的共用选择栅极线SGC的情况下，无论NAND串NS是否包含动作对象的存储元，均在接通状态的选择栅极晶体管SGCT的栅极电极73下方的半导体衬底700内产生通道(反转层)。
[0113]包含所选择的存储元的NAND串NS经由半导体衬底700内的多个通道而连接到连接于所选择的NAND串NS的源极线接点CELSRC、及连接于非选择的NAND串NS的源极线接点 CELSRCo
[0114]由此，本实施方式的闪存可在读取数据时将从位线BL流向源极线的电流经由多个源极线接点CELSRC而供给至源极线SL。结果，本实施方式的闪存可减少源极线与衬底之间的电阻的影响。
[0115]而且，在本实施方式中，在读取数据时，在非选择串单元SU的共用选择栅极晶体管SGCT与存储元MC之间，源极侧选择栅极晶体管SGST断开。
[0116]因此，即使共用选择栅极晶体管SGCT接通，非选择的NAND串NS也凭借断开状态的源极侧选择栅极晶体管SGST而与衬底700及源极线接点CELSRC电分离。由此，本实施方式的闪存可抑制读取动作时对非选择元的干扰。
[0117](b)具体例
[0118]为了说明本实施方式的闪存的构成例，参照图5至图13。此外，此处，为了说明图5至图13所示的闪存的构成例，也适当使用图1至图4。
[0119](b-Ι)电路
[0120]如图5所示，行解码器209包含一个以上的地址解码器203、及多个开关电路290。一个开关电路290对应于一个块BLK。
[0121]各开关电路290电连接于各块BLK。各开关电路290电连接于闪存内部的电路201、202。
[0122]电压产生电路40例如将应分别施加给字线WL及各选择栅极线S⑶、SGS、SGC的各种电压(控制电压/驱动电压)输出到驱动器201、221。例如，电压产生电路40包含多个电源(电压源或电源端子)。
[0123]字线/选择栅极线驱动器201驱动字线WL、漏极侧/源极侧选择栅极线S⑶、SGS。字线/选择栅极线驱动器201根据闪存I的动作将来自电压产生电路40的电压经由开关电路290而施加给字线WL、漏极侧选择栅极线SGD及源极侧选择栅极线SGS。
[0124]本实施方式的闪存I包含用来控制连接于NAND串NS的共用选择栅极线SGC的电路(以下，称为共用选择栅极控制电路)202。
[0125]共用选择栅极线控制电路202包含选择电压产生电路(以下，也记载为SGC电压产生电路)220、共用选择栅极线驱动器(以下，也记载为SGC驱动器)221、及非选择电压产生电路(以下，也记载为USGC电压产生电路)225。
[0126]选择电压产生电路220根据选择块的地址产生用来驱动所选择的块BLK内的共用选择栅极线SGC的电压。
[0127]共用选择栅极线驱动器221将来自选择电压产生电路220的电压经由布线SGCI及开关电路290而施加给共用选择栅极线SGC。共用选择栅极线驱动器221可将来自电压产生电路40的电压经由开关电路290而施加给共用选择栅极线SGC。
[0128]非选择电压产生电路225产生用来驱动非选择块BLK的共用选择栅极线SGC的电压。非选择电压产生电路225将所产生的电压经由开关电路290而施加给共用选择栅极线SGC0
[0129]电压产生电路40也可以包含选择电压产生电路220及非选择电压产生电路225。
[0130]闪存I将多条布线相对于多个开关电路290共用化。开关电路290根据选择块的地址将存储元阵列10内的字线WL及各选择栅极线SGS、SGD连接于字线/选择栅极线驱动器 201。
[0131]闪存I包含经由开关电路290而连接于各块BLK的漏极侧选择栅极线S⑶的多条布线(选择控制线)SGDI。在各块BLK包含四条漏极侧选择栅极线的情况下，闪存I包含分别对应于四条漏极侧选择栅极线SGD?SGD3的四条布线SGD1?SGDI3。
[0132]闪存I包含经由开关电路290而连接于各块BLK的漏极侧选择栅极线S⑶的一条布线(非选择控制线)USGDI。
[0133]闪存I包含经由开关电路290而连接于各块BLK的字线WL的多条布线(以下，也记载为CG线)CGO?CGn — I。此外，在图5中，为了简化图示，而仅图示一条CG线。例如，闪存I内的CG线CGO?CGn — I的条数与各块BLK内的字线WL的条数(η条)相同。
[0134]闪存I包含经由开关电路290而连接于各块BLK的源极侧选择栅极线SGS的多条布线(选择控制线)SGSI。在各块BLK包含四条源极侧选择栅极线SGSO?SGS3的情况下，闪存I包含分别对应于四条源极侧选择栅极线SGSO?SGS3的四条布线SGS1?SGSI3。
[0135]闪存I包含经由开关电路290而连接于各块BLK的源极侧选择栅极线SGS的一条布线(非选择控制线)USGSI。
[0136]本实施方式的闪存I包含布线SGC1、USGCI。布线SGC1、USGCI将各块BLK的共用选择栅极线SGC经由开关电路290而连接于共用选择栅极线控制电路202。
[0137]共用选择栅极线驱动器221连接于布线(选择控制线)SGCI。
[0138]非选择电压产生电路225连接于布线(非选择控制线)USGCI。非选择电压产生电路225也可以经由共用选择栅极线驱动器221而连接于布线USGCI。
[0139]如此，共用选择栅极线控制电路202经由对应于共用选择栅极线SGC的各布线SGCI, USGCI而对存储元阵列10内的共用选择栅极线SGC施加电压。由此，共用选择栅极线控制电路202控制及驱动各块BLK内的NAND串NS的共用选择栅极线SGC。
[0140]如图6所示的表示NAND串的构成例的等效电路图，各块BLK包含四个串单元SU。在各块BLK中，四个NAND串NS连接于一条位线BL。
[0141]例如，各漏极侧选择栅极晶体管SGDT包含串联连接着电流路径的四个晶体管Tl。漏极侧选择栅极线SGD连接于四个晶体管Tl的栅极。
[0142]例如，各源极侧选择栅极晶体管SGST包含串联连接着电流路径的三个晶体管T2。源极侧选择栅极线SGS连接于三个晶体管T2的栅极。
[0143]如图6所示，即使各选择栅极晶体管S⑶T、SGST包含多个晶体管T1、T2，多个晶体管Τ1、Τ2的电流路径也串联连接，多个晶体管Τ1、Τ2的栅极电极也相互连接。因此，可将形成选择栅极晶体管SGDT、SGST的多个晶体管T1、T2与一个晶体管(选择栅极晶体管)等效地处理。此外，各漏极侧及源极侧选择栅极晶体管S⑶T、SGST也可以是一个晶体管T1、T2。
[0144]共用选择栅极晶体管SGCT设置在源极侧选择栅极晶体管SGST与源极线SL之间。
[0145]连接于两个源极线接点CELSRC的共用选择栅极晶体管SGCT包含两个晶体管Τ3。两个晶体管Τ3可被作为相互独立的两个共用选择栅极晶体管SGCT而处理。两个晶体管Τ3也可以被视为一个共用选择栅极晶体管。
[0146]如图7所示，开关电路290包含字线开关单元291、漏极侧选择栅极线开关单元292、源极侧选择栅极线开关单元293、及共用选择栅极线开关单元294。
[0147]各开关单元291、292、293、294例如包含高耐压晶体管。
[0148]字线开关单元291包含与块BLK内的字线的条数相同个数的开关(选择开关)WSW0
[0149]各开关WSW的电流路径的一端连接于一条字线WL，各开关WSW的电流路径的另一端连接于与字线WL对应的一条CG线CG。各开关WSW的控制端子(栅极)连接于地址解码器203的选择信号线。各开关WSW的接通及断开是基于来自地址解码器203的解码信号(块选择信号)BLKSEL而控制。
[0150]接通状态的开关WSW将与闪存的动作相应的各种电压传送到选择块BLK内的字线。
[0151]漏极侧选择栅极线开关单元292包含多个开关(选择开关)DSWO、DSffU DSW2、DSW3o
[0152]开关DSWO?DSW3的个数与块内的漏极侧选择栅极线SGD的条数相同。各开关DSffO?DSW3与各漏极侧选择栅极线S⑶O?S⑶3——对应。
[0153]各开关DSWO?DSW3的一端连接于各漏极侧选择栅极线S⑶O?S⑶3。各开关DSffO?DSW3的另一端连接于各布线S⑶1?S⑶13。
[0154]各开关DSWO?DSWl的控制端子(晶体管的栅极)连接于地址解码器203的选择信号线。
[0155]开关DSWO?DSW3的接通/断开是基于解码信号BLKSEL而控制。
[0156]漏极侧选择栅极线开关单元292包含多个开关(非选择开关)UDSWO、UDSffUUDSW2、UDSW3。
[0157]开关UDSW的个数与块BLK内的漏极侧选择栅极线SGD的条数相同。各开关UDSffO?UDSW3与各漏极侧选择栅极线S⑶O?S⑶3——对应。
[0158]各开关UDSWO?UDSW3的一端连接于各漏极侧选择栅极线S⑶O?S⑶3。各开关UDSffO?UDSW3的另一端共同地连接于布线US⑶I。
[0159]选择信号BLKSEL与非选择信号BLKSELn例如具有相互互补的信号电平(H电平或L电平)。在开关DSW根据H电平的信号而接通的情况下，开关UDSW根据L电平的信号而断开。
[0160]在此情况下，各漏极侧选择栅极线S⑶与各布线S⑶I导通。接通状态的开关DSW将根据闪存的动作及选择地址而施加给各布线SGDI的电压传送到选择块内的各漏极侧选择栅极线S⑶。
[0161]在开关UDSW接通的情况下，各漏极侧选择栅极线S⑶与布线US⑶I导通。接通状态的开关UDSW将布线USGDI的电压传送到非选择块内的漏极侧选择栅极线SGD。
[0162]源极侧选择栅极线开关单元293包含多个开关(选择开关)SSW。
[0163]开关SSWO?SSW3的个数与块BLK内的源极侧选择栅极线SGS的条数相同。各开关SSWO?SSW3与各源极侧选择栅极线SGSO?SGS3——对应。
[0164]各开关SSWO?SSW3的一端分别连接于源极侧选择栅极线SGSO?SGS3。各开关SSffO?SSW3的另一端分别连接于布线SGS1?SGSI3。
[0165]各开关SSWO?SSWl的控制端子(晶体管的栅极)连接于地址解码器203的选择信号线。
[0166]开关SSWO?SSW3的接通/断开是基于解码信号BLKSEL而控制。
[0167]源极侧选择栅极线开关单元293包含多个开关(非选择开关)USSff0开关USSW的个数与块BLK内的源极侧选择栅极线SGS的条数(例如四条)相同。各开关USSW与各源极侧选择栅极线SGS —一对应。
[0168]各开关USSWO?USSW3的一端分别连接于源极侧选择栅极线SGSO?SGS3。开关USSffO?USSW3的另一端共同地连接于布线USGSI。
[0169]各开关USSW的控制端子连接于地址解码器203的非选择信号线。开关USSW的接通/断开是基于解码信号BLKSELn而控制。
[0170]在基于解码信号BLKSEL、BLKSELn而开关SSW接通且开关USSW断开的情况下，接通状态的开关SSW将根据闪存的动作及选择地址而施加给布线SGDI的电压传送到各源极侧选择栅极线SGS。相对于此，在开关SSW断开且开关USSW接通的情况下，接通状态的开关USSff将施加给布线US⑶I的电压传送到漏极侧选择栅极线S⑶。此外，开关USSW也有鉴于开关电路290内的元件数而不存在于开关电路290内的情况。
[0171]共用选择栅极线开关单元293包含多个开关CSW、UCSW。
[0172]开关CSW、UCSff对应于设置在块BLK内的共用选择栅极线SGC。
[0173]开关(选择开关)CSW的电流路径的一端连接于块BLK内的共用选择栅极线SGC，开关CSW的电流路径的另一端连接于多个块BLK所共用的控制线SGCI。
[0174]开关CSW的控制端子(栅极)连接于地址解码器203的选择信号线。开关CSW的接通/断开是基于解码信号BLKSEL而控制。
[0175]开关(非选择开关)UCSW的电流路径的一端连接于块BLK内的共用选择栅极线SGC0开关UDSW的电流路径的另一端连接于多个块BLK所共用的布线USGCI。
[0176]开关UCSW的控制端子(栅极)连接于地址解码器203的非选择信号线。开关UCSW的接通/断开是基于解码信号BLKSELn而控制。
[0177]在基于解码信号BLKSEL、BLKSELn而开关CSW接通且开关UCSW断开的情况下，选择块BLK内的共用选择栅极线SGC与布线SGCI导通。接通状态的开关CSW将根据闪存的动作而施加给布线SGCI的电压传送到共用选择栅极线SGC。
[0178]在开关CSW断开且开关UCSW接通的情况下，非选择块BLK内的共用选择栅极线SGC与布线US⑶I导通。接通状态的开关UCSW将施加给布线USGCI的电压传送到共用选择栅极线S⑶。
[0179](b-2)构造
[0180]使用图8至图11，说明本实施方式的闪存的各块BLK内的构造例。
[0181]如图8的示意性的平面构造、图9及图10的示意性的截面构造般，接点(以下，称为阱接点)CPffELL设置在块BLK的终端。例如，阱接点CPWELL包围各块BLK。
[0182]阱接点CPWELL连接于衬底700内的P阱区域709。接点CPWELL与P阱区域内的P+型扩散层702接触。通过P +型扩散层702而减少接点CPWELL与P阱区域709的接触电阻。
[0183]块BLK的多个NAND串NS设置在被阱接点CPWELL包围的区域内。块BLK内的设置着多个NAND串NS(串单元)的区域是连续的半导体区域。
[0184]如图6所示，在漏极侧选择栅极晶体管SGDT包含四个晶体管Tl的情况下，漏极侧选择栅极晶体管SGDT包含半导体柱75的上端侧的四个导电层71A、71B、71C、71D作为各晶体管Tl的栅极电极。
[0185]在与漏极侧选择栅极晶体管S⑶T同样地，源极侧选择栅极晶体管SGST包含三个晶体管T2的情况下，源极侧选择栅极晶体管SGST包含半导体柱75的下端侧的三个导电层72A、72B、72C作为各晶体管T2的栅极电极。
[0186]作为字线WL的导电层70沿X方向延伸。
[0187]此外，各布线层级内的字线WL未针对块BLK内的每个串单元SU而分割。各布线层级连续的导电层70是作为多个串单元SU所共用的字线WL而使用。
[0188]作为漏极侧选择栅极线SGD的导电层71沿X方向延伸。导电层71是针对每个串单元SU而分割。所积层的导电层71是在存储元阵列10的终端，连接于共用的布线(未图示)O
[0189]作为源极侧选择栅极线SGS的导电层72沿X方向延伸。导电层72是针对每个串单元SU而分割。所积层的导电层72是在存储元阵列10的终端，连接于共用的布线(未图示)O
[0190]作为共用选择栅极线SGC的导电层73例如具有不针对每个串单元SU分割而在块BLK内连续的布线图案。
[0191]例如，导电层73具有与导电层70类似的平面形状。
[0192]此外，在图8中，图示有沿X方向延伸的字线WL、及沿X方向延伸的各选择栅极线S⑶、SGS0然而，根据块BLK的布线布局，在块BLK的终端，字线WL及选择栅极线S⑶、SGS也可以在Y方向上折弯。
[0193]源极线接点CELSRC设置在串单元SU间。
[0194]彼此相邻的串单元SU共有源极线接点CELSRC。接点CELSRC例如具有沿X方向延伸的板状构造。源极线接点CELSRC因其形状而具有相对较高的电阻值。
[0195]源极线接点CELSRC连接于P阱区域709的N+型扩散层701。
[0196]半导体柱75的上端经由位线接点BC而连接于位线BL。半导体柱75的下端与P阱区域709接触。
[0197]源极线(也称为内部源极线)SL经由源极线接点CELSRC而连接于N+型扩散层701。分路布线LLA设置在源极线SL上方。分路布线LLA经由插头SC而连接于源极线SL。
[0198]源极线接点CELSRC及源极线SL为了低电阻化而在存储元阵列10内以某种间隔分路。因此，存储元阵列10 (块BLK)包含多个分路区域XRo
[0199]例如，对阱区域内而设的分路布线LLB设置在分路区域XR内。分路布线LLB连接于阱接点CPWELL。
[0200]如图11所示的NAND串的更具体的截面构造，例如，半导体柱75包含核心部759、及半导体区域751。核心部759包含柱状绝缘体(例如氧化硅)。半导体区域751覆盖核心部759的侧面。
[0201]存储元MC在半导体区域751内包含通道区域。此外，半导体柱75也可以是从半导体衬底700外延生长的半导体层。
[0202]导电层70、71、72、73与层间绝缘膜89交替地积层在衬底700上。导电层70?73及层间绝缘膜89覆盖半导体柱75的侧面。
[0203]各层间绝缘膜89具有积层构造。
[0204]各层间绝缘膜89具有氧化硅膜803在Z方向上夹于两个氧化铝膜(aluminafilm)801间的构造。两个氧化铝膜801在Z方向上夹着各导电层70、71、72。例如，氧化铝膜801的膜厚薄于氧化娃膜803的膜厚。
[0205]包含电荷存储层的存储器膜79例如具有三层构造。电荷存储层(例如氮化硅膜)在相对于衬底表面平行的方向上，夹于半导体柱侧的氧化硅膜791与导电层侧的氧化铝膜(alumina film) 793 之间。
[0206]漏极侧及源极侧选择栅极晶体管S⑶T、SGST的栅极绝缘膜包含存储器膜79。
[0207]共用选择栅极晶体管SGCT包含衬底700上的绝缘膜80作为栅极绝缘膜的一部分。栅极绝缘膜80具有积层构造，且包含衬底700上的氧化硅膜808、及氧化硅膜808上的氧化铝膜809。氧化铝膜809的膜厚薄于氧化硅膜808的膜厚。例如，氧化铝膜809的膜厚为氧化娃I旲808的I旲厚的一半左右。
[0208]栅极绝缘膜80的膜厚tl薄于层间绝缘膜89的膜厚t2。例如，以氧化硅换算膜厚计，绝缘膜80的膜厚为15nm?18nm左右。
[0209]共用选择栅极晶体管SGCT包含存储器膜79作为栅极绝缘膜的一部分。
[0210]此外，关于半导体柱75的形状，根据所积层的导电层的积层数(积层构造的高度)，半导体柱75的下端侧(衬底侧)的尺寸有小于半导体柱75的上端侧(位线侧)的尺寸的倾向。结果，半导体柱75存在具有锥状截面构造的情况。
[0211]例如，在图9至图11所示的NAND串的构造中，导电层73与导电层72A也可以用于共用选择栅极线SGC。
[0212]在共用选择栅极线SGC包含两层导电层73、72A的情况下，如图12所示的本实施方式的闪存的变化例的等效电路图，共用选择栅极晶体管SGCT包括晶体管T2X，所述晶体管T2X包含导电层73作为栅极电极的晶体管T3及包含导电层72A作为栅极电极。
[0213]在此情况下，导电层72B、72C用于源极线侧选择栅极线SGS及源极侧选择栅极晶体管SGST的栅极电极。源极线选择栅极晶体管SGST包含两个晶体管T2。
[0214]根据所述构成，在本实施方式中，存储器控制器5及闪存是在读取闪存的数据时，对选择块内的共用选择栅极线SGC施加共用选择栅极晶体管SGCT接通的电压。
[0215]由此，所选择的NAND串NS经由形成在半导体衬底700内的多个通道而与多个源极线接点CELSRC导通。
[0216](c)动作例
[0217]参照图13至图16，对实施方式的半导体存储器的动作例进行说明。此处，为了说明本实施方式的半导体存储器的动作例，也适当使用图1至图12。
[0218](c-Ι)写入动作
[0219]参照图13，对实施方式的三维构造NAND闪存的写入动作的一例进行说明。
[0220]此处，对选择所选择的块BLK内的多个串单元中的第一个串单元SUO的情况进行说明。
[0221]主设备600对存储设备500发送写入命令、应写入的数据及写入数据的地址(块及页面的地址)。
[0222]存储设备500内的存储器控制器5接收应写入的数据及地址。存储器控制器5将应写入的数据及地址输出到本实施方式的闪存I。
[0223]在存储器控制器5的控制下，闪存I内的各电路驱动存储元阵列内的各布线BL、WL、S⑶、SGS、SGC0
[0224]感测放大器电路30及数据闩锁电路35对位线BL传送与应写入的数据相对应的电压。
[0225]选择块BLK的地址解码器203将H电平的选择信号BLKSEL供给至选择开关WSW、DSW、SSW、CSW。而且，选择块BLK的地址解码器203将L电平的非选择信号BLKSELn供给至非选择开关UDSW、USSW、UCSW。
[0226]由此，关于选择块BLK，各字线WL通过接通状态的开关WSW而与各CG线CG导通，各选择栅极线S⑶、SGS通过接通状态的选择开关DSW、SSff, CSff而与布线S⑶1、SGS1、SGCI导通。
[0227]非选择块BLK的地址解码器203将L电平的选择信号BLKSEL及H电平的非选择信号BLKSELn供给至开关电路290。
[0228]由此，关于非选择块BLK，字线WL与CG线CG电分离而成为非选择状态。而且，非选择块BLK的各选择栅极线S⑶、SGS、SGC与布线US⑶、USGS, USGC导通。
[0229]如图13所示的写入动作中的施加给各布线的电压的时序图，字线/选择栅极线驱动器201将电压(漏极侧选择栅极线选择电压)VSGD经由布线SGD1及开关DSWO而施加给选择串单元SUO的漏极侧选择栅极线SGD0。漏极侧选择栅极线SGDO的电压VSGD例如为
2.4V左右。字线/选择栅极线驱动器201将OV的电压(漏极侧选择栅极线非选择电压)VSS经由布线S⑶11?S⑶13及开关DSWl?DSW3而施加给非选择串单元SUl?SU3的漏极侧选择栅极线SGDl?SGD3。
[0230]由此，连接于漏极侧选择栅极线S⑶O的选择栅极晶体管S⑶T接通。相对于此，连接于选择栅极线SGDl?SGD3的漏极侧选择栅极晶体管SGDT断开。由此，仅选择NAND串NS经由接通状态的选择栅极晶体管S⑶T而连接于位线BL。
[0231]源极线/阱控制电路50将电压(源极线电压)VSRCa以与施加电压VSGD实质上相同的时序施加给源极线CELSRC。
[0232]字线/选择栅极线驱动器201将电压VSS施加给选择块BLK内的全部源极侧选择栅极线SGS。
[0233]共用选择栅极线驱动器221将来自电压产生电路40的电压VSS施加给共用选择栅极线SGC。电压VSS例如为0V。
[0234]由此，源极侧选择栅极晶体管SGST及共用选择栅极晶体管SGCT断开。结果，块BLK内的NAND串NS与源极线SL非导通。
[0235]对非选择块BLK的各选择栅极线S⑶、SDS、SGC例如施加电压VSS。
[0236]字线/选择栅极线驱动器201在对漏极侧选择栅极线SGDO及源极线CELSRC施加电压VS⑶之后，将非选择电压VPASS施加给选择块BLK内的非选择字线WL。写入动作时的非选择电压VPASS例如为9V左右。
[0237]字线/选择栅极线驱动器201将某种大小的电压(例如，电压VPASS)以与施加非选择电压VPASS实质上相同的时序施加给选择字线WL。字线/选择栅极线驱动器201与某种电压的施加连续而将编程电压VPGM施加给选择字线WL。编程电压VPGM例如为20V左右。
[0238]通过施加编程电压VPGM，选择元的阈值朝向对应于应写入的数据的值偏移(shift)ο
[0239]在将编程电压VPGM施加给选择字线之后，存储器控制器5在选择元(选择页面)执行用于验证的读取，且判定选择元的阈值。由此，判定应写入的数据是否已写入至选择
J L ο
[0240]存储器控制器5及闪存I重复编程电压VPGM的施加及验证直至选择元的阈值偏移为对应于应写入的数据的值。
[0241]在存储器控制器5判定选择元的阈值存在于与应写入的数据对应的值的范围内的情况下，闪存I的写入动作结束。
[0242]此外，对漏极侧选择栅极线SGD及源极线CELSRC施加电压如果是对字线施加电压之前的时序，那么对漏极侧选择栅极线SGD施加电压的时序也可以与对源极线CELSRC施加电压的时序不同。
[0243]如上所述，执行包含相互电独立的两个源极侧选择栅极线的闪存的写入动作。
[0244](c-2)删除动作
[0245]参照图14，对实施方式的三维构造NAND闪存的删除动作的一例进行说明。此外，在本实施方式的闪存的删除动作的说明中，省略与所述闪存的写入动作相同的动作的说明。
[0246]如图14所示的删除动作中的施加给各布线的电压的时序图，本实施方式的闪存的删除动作是如下所述般执行。
[0247]存储器控制器5基于删除命令及地址而控制闪存的删除动作。
[0248]存储器控制器5控制闪存I内的各电路，且为了选择块的删除动作而驱动各布线WL、S⑶、SGS、SGC0
[0249]字线/选择栅极线驱动器201将电压VERA_SGD施加给选择块BLK内的漏极侧选择栅极线SGD。字线/选择栅极线驱动器201将电压VERA_SGS施加给选择块BLK内的源极侧选择栅极线SGS。
[0250]由此，漏极侧选择栅极晶体管S⑶T、及源极侧选择栅极晶体管SGST接通。块BLK内的全部NAND串NS与位线BL及源极线SL导通。
[0251 ] 各选择栅极线S⑶、SGS的控制电压VERA_S⑶、VERA_SGS具有不会从选择栅极晶体管SGDT、SGST的存储器膜79产生电子的释出(或空穴的注入)的大小，以免因对存储元MC的删除动作而导致包含存储器膜79的选择栅极晶体管SGDT、SGST的阈值变动。
[0252]字线/选择栅极线驱动器201是以与对选择栅极线SGD、SGS施加电压实质上相同的时序将电压VERA_WL施加给块BLK内的全部字线WL。电压VERA_WL例如为0.5V左右。
[0253]源极线/阱控制电路50将删除电压VERA分别施加给源极线SL/源极线接点CELSRC、及阱接点CPWELL/P阱区域709。删除电压VERA例如为24V左右的电压。
[0254]在本实施方式中，共用选择栅极线驱动器221将电压VERA_SGC施加给共用选择栅极线SGC。电压VERA_SGC是低于电压VERA的电压。例如，共用选择栅极线SGC的电压VERA_SGC高于源极侧选择栅极线SGS的电压VERA_SGS。
[0255]通过在衬底700内形成通道，而将删除电压VERA经由阱区域709而施加给半导体柱75。通过字线WL与半导体柱75之间的电位差，而将存储器膜(电荷存储层)79内的电子释出至半导体柱75内。或者，通过字线WL与半导体柱75之间的电位差，而将半导体柱75内的空穴注入到存储器膜79内。
[0256]删除动作时的共用选择栅极线SGC的电压VERA_SGC与源极侧选择栅极线SGS的电压VERA_SGS被独立地控制。由此，缓和衬底700与共用选择栅极线SGC之间的电位差、及半导体柱75的下部与共用选择栅极线SGC之间的电位差。因此，防止衬底700与共用选择栅极线SGC(73)之间的栅极绝缘膜80的绝缘破坏。
[0257]而且，抑制因存储器膜内的电荷的变化而产生的共用选择栅极晶体管SGCT的阈值的变动。
[0258]结果，确保共用选择栅极晶体管SGCT的动作的可靠性。
[0259]此外，共用选择栅极线SGC的电压VERA_SGC也可以是源极侧选择栅极线的电压VERA_SGS以下。例如，也可以在删除动作时，对共用选择栅极线SGC施加与电压VERA_SGS相同的电压。
[0260]如上所述，执行包含相互电独立的两个源极侧选择栅极线的闪存的删除动作。
[0261](c-3)读取动作
[0262]为了说明第一实施方式的三维构造NAND闪存的读取动作，参照图15及图16。
[0263]此处，说明选择了选择块BLK内的多个串单元中的串单元SUO时闪存的读取动作。
[0264]主设备600将读取命令及地址发送到存储器控制器5，且要求读取数据。
[0265]存储器控制器5基于读取命令而控制闪存I的动作。
[0266]存储器控制器5基于读取命令及地址而控制闪存I内的各电路，驱动选择块及非选择块内的各布线。
[0267]在读取动作时，存储器控制器5及闪存I的内部控制电路9如下所述般驱动非选择块。
[0268]电压产生电路40产生施加给非选择块的各种电压。
[0269]在对应于非选择块BLK的开关电路290中，根据H电平的解码信号BLKSELn，非选择开关UDSW、USSff, UCSff各自接通。非选择块BLK内的各选择栅极线S⑶、SGS、SGC分别连接于各布线US⑶1、USGS1、USGCI。
[0270]字线/选择栅极线驱动器201将来自电压产生电路40的电压VSRC分别经由非选择开关UDSW、USSW而分别施加给非选择块BLK的漏极侧选择栅极线SGD及块BLK的源极侧选择栅极线SGS。
[0271]非选择电压产生电路225产生非选择电压VSRC。如图15的读取动作中的各布线的电压的时序图所示，非选择电压产生电路225将非选择电压VSRC经由非选择开关UCSW而施加给非选择块BLK的共用选择栅极线SGC。
[0272]源极线/阱控制电路50将非选择电压VSRC施加给源极线SL及源极线接点CELSRC。源极线/阱控制电路50将非选择电压VSRC经由阱布线及阱接点CPWELL而施加给P型阱区域709。
[0273]此外，在闪存I的读取动作时，也可以代替非选择电压VSRC，而将OV的电压VSS施加给非选择块BLK的各选择栅极线SGD、SGS、SGC0对非选择块BLK的各选择栅极线SGD、SGS、SGC施加两个电压VSS、VSRC中的哪一个电压是由存储器控制器5基于闪存的芯片内的ROM (Read Only Memory，只读存储器)保险丝中所存储的信息(设定参数)而决定。
[0274]存储器控制器5及闪存I的内部控制电路9如下所述般驱动选择块BLK内的各布线。
[0275]感测放大器电路30对位线BL进行充电。电压产生电路40产生分别施加给选择块BLK内的各布线的多个电压。
[0276]如图15所示，源极线/阱控制电路50将电压(源极线电压)VSRC施加给选择块BLK内的源极线SL。结果，将电压VSRC施加给选择块BLK内的各源极线接点CELSRC。控制电压VSRC例如为0.5V左右。
[0277]在对应于选择块BLK的开关电路290中，根据H电平的解码信号BLKSEL，各选择开关DSW、SSff, CSff接通。在选择块BLK内，各选择栅极线S⑶、SGS、SGC分别连接于各布线S⑶1、SGS1、SGC10
[0278]字线/选择栅极线驱动器201将电压Vss分别施加给选择块BLK内的非选择的漏极侧及源极侧选择栅极线S⑶I?S⑶3、SGSl?SGS3。
[0279]字线选择栅极线驱动器201将电压VSG经由选择开关DSWO而施加给选择串单元SUO的漏极侧选择栅极线SGDO。由此，漏极侧选择栅极晶体管SGDT接通。在漏极侧选择栅极晶体管S⑶T的位置，在半导体柱75内产生通道。
[0280]字线/选择栅极线驱动器201将电压VSG经由选择开关SSWO而施加给选择串单元SUO内的源极侧选择栅极线SGS0。由此，所选择的串单元SUO的源极侧选择栅极晶体管SGST接通。在源极侧选择栅极晶体管SGST的位置，在半导体柱75内产生通道。
[0281]施加给漏极侧及源极侧选择栅极线S⑶、SGS的电压VSG例如为6V左右。
[0282]字线/选择栅极线驱动器201将非选择电压VREAD经由选择开关WSW而施加给选择块BLK内的非选择字线WL。非选择电压VREAD例如为7V左右。
[0283]字线/选择栅极线驱动器201将选择电压(判定电压)VCGRV经由选择开关WSW而施加给选择字线WL。选择电压VCGRV例如为0.5V左右。然而，选择电压VCGRV根据存储元MC可存储的比特数而准备多个值。
[0284]在本实施方式中，存储器控制器5及内部控制电路9为了控制共用选择栅极线SGC而驱动共用选择栅极线控制电路202。共用选择栅极线驱动器221将来自选择电压产生电路220(或电路40)的电压VSGC施加给选择块BLK内的共用选择栅极线SGC。关于电压VSGC,连接于共用选择栅极线SGC的选择栅极晶体管SGCT接通。由此，电压VSGC具有在共用选择栅极线(选择栅极晶体管的栅极电极)SGC下方的半导体衬底700 (P型阱区域)内产生通道的大小。电压VSGC例如为6V左右。
[0285]此外，施加给共用选择栅极线SGC的电压VSGC只要为可在衬底700内形成通道900的大小，那么根据共用选择栅极晶体管SGCT的特性，可以是与选择串单元的漏极侧/源极侧选择栅极线SGD、SGS的控制电压VSG相同的大小，也可以是不同的大小。
[0286]通过施加电压VSGC，在选择块BLK内的多个串单元SU中，共用选择栅极晶体管SGCT接通。
[0287]如图16所示，当在读取数据时对本实施方式的闪存的共用选择栅极线SGC施加电压的情况下，在选择块BLK内，在共用选择栅极晶体管SGCT的下方的半导体衬底700内产生通道900。而且，凭借接通状态的共用选择栅极晶体管SGCT，在与栅极电极73相向的半导体柱75内产生通道901。
[0288]而且，凭借接通状态的选择栅极晶体管S⑶T、SGST而在半导体柱75内产生通道902、903。
[0289]在选择串单元SUO中，通过各选择栅极晶体管S⑶T、SGST, SGCT接通，而使选择元MC的通道区域(半导体柱75)与位线BL及源极线SL导通。
[0290]非选择串单元的漏极侧及源极侧选择栅极晶体管S⑶T、SGST断开。因此，在非选择串单元中，即使共用选择栅极晶体管SGCT接通，源极线接点CELSRC与非选择NAND串NS的半导体柱75的导通也会由断开状态的源极侧选择栅极晶体管SGST截止。
[0291]在选择块BLK内，在多个串单元SU连接于共用的字线WL的情况下，将读取电压VCGR施加给非选择串单元SUl?SU3的字线WL。然而，因OV的电压，非选择串单元SUl?SU3的选择栅极晶体管S⑶T、SGST断开。因此，非选择串单元SUl?SU3不连接于位线BL及源极线SL。
[0292]根据选择电压VCGR及选择元MC的阈值状态，选择元MC接通或断开。
[0293]在选择元MC的阈值为选择电压VCGR以下的情况下，选择元接通。由此，位线BL连接于衬底700及源极线接点CELSRC，位线BL进行放电。如图16所示，选择串单元SUO除经由因选择串单元SUO内的共用选择栅极晶体管SGCT所产生的通道900以外，也经由因非选择串单元SUl?SU3的共用选择栅极晶体管SGCT所产生的通道900而与多个源极线接点CELSRC导通。因此，元电流IR经由接通状态的选择元MC而从位线BL流向多个源极线接点 CELSRCo
[0294]在选择元MC的阈值大于选择电压VCGR的情况下，选择元MC断开。通过断开状态的选择元MC，位线BL从衬底700及源极线接点CELSRC截止，而维持位线BL的充电状态。
[0295]感测放大器电路30检测位线BL的电位(充电状态/放电状态)，并将其检测結果作为选择元MC内的数据(选择页面的数据)输出到数据闩锁电路35。
[0296]存储器控制器5将数据闩锁电路35内的数据经由数据输入输出缓冲器65而读取到存储器控制器5内。存储器控制器5将从闪存I读取的数据传送到主设备600。
[0297]如上所述，在本实施方式的闪存中执行从选择元MC读取数据。
[0298]此外，也可以在读取数据时，根据Z方向上的选择字线的位置，调整施加给共用选择栅极线SGC的电压VSGC的大小。
[0299]如上所述，关于相对于衬底表面平行的方向上的半导体柱的尺寸(例如直径)，位线BL侧的半导体柱的直径小于衬底侧的半导体柱的直径。因此，位于位线侧的存储元的元电流的大小有可能与位于衬底侧的存储元的元电流的大小不同。
[0300]例如，在本实施方式的闪存的数据读取时，选择η条字线中的衬底侧的n/两条字线WLO?WLx — I时的电压VSGCA的大小与选择位线侧的n/两条字线WLx?WLn — I时的电压VSGCB的大小不同。
[0301]在该电压VSGCA、VSGCB的设定中，存储器控制器5及闪存I在对位线侧的字线WLx?WLn — I数据读取时，将电压VSGCA施加给共用选择栅极线SGC。相对于此，存储器控制器5及内部控制电路9在对相对于衬底侧的字线而言的字线WLO?WLx — I进行读取时，将偏移值与电压VSGCA相加所得的电压VSGCB施加给共用选择栅极线SGC。此外，电压VSGCA, VSGCB的偏移值可以是正值，也可以是负值。
[0302]图15及图16所示的闪存的数据读取不仅可适用于外部所要求的数据的读取，也可以适用于写入动作时的验证读取。
[0303]如图15及图16所示，在本实施方式的闪存中，在非选择串单元SU (非选择NAND串)中，存储元MC的通道区域(半导体柱)75因断开状态的漏极侧及源极侧选择栅极晶体管S⑶T、SGST而从位线BL、半导体衬底700及源极线SL截止。因此，通过字线WL与通道区域(半导体柱75)之间的耦合而使存储元MC的通道区域的电位上升。
[0304]结果，即使非选择串单元SU的共用选择栅极晶体管SGCT接通，在字线WL与通道区域75之间，也不会产生电场、或产生的电场较小。
[0305]因此，本实施方式的闪存可减少非选择串单元(NAND串)中的引线干扰的产生。
[0306]在本实施方式的闪存的选择块BLK中，通过存储器控制器5及内部控制电路的控制而对选择及非选择串单元SU的共用选择栅极线SGC施加电压VSGC。
[0307]由此，选择及非选择串单元SU的共用选择栅极晶体管SGCT接通，在选择块中的半导体衬底700内的整体产生通道900。
[0308]在读取数据时，选择串单元SUO (选择NAND串)中的元电流IR不仅流入到彼此相邻的选择串单元SUO与非选择串单元SUl之间的源极线接点CELSRC，而且也经由非选择串单元SUl?SU3下方的衬底700内的通道900而流到非选择串单元SUl?SU3间的源极线接点 CELSRCo
[0309]换句话说，选择串单元SUO与块BLK内的全部源极线接点CELSRC导通。而且，选择串单元SUO的元电流在所有源极线接点CELSRC分流。
[0310]因此，在本实施方式的闪存I的块BLK内的多个源极线接点CELSRC，与仅一个源极线接点CELSRC连接于选择串单元SUO的情况相比，平均流到各源极线接点CELSRC的元电流减少。
[0311]因此，在本实施方式的闪存中，即使各源极线接点CELSRC的电阻值高，各源极线接点CELSRC中的电压降下也变小。因此，本实施方式的闪存可防止如下情况:在读取数据时，因源极线接点CELSRC的电位从设定值偏移而使选择元的栅极-源极间电压从所期望的值偏移，存储元的阈值分布扩散。
[0312]结果，本实施方式的闪存可确保闪存的动作的可靠性。
[0313]而且，根据本实施方式的闪存，供给至将分路布线LL与源极线SL连接的插头SP的电流量减少。结果，本实施方式的闪存可减少如源极线接点CELSRC中的电迀移、源极线接点CELSRC/分路部的熔断的因过大的元电流而产生的源极线接点CELSRC及分路部的劣化。
[0314]进而，本实施方式的闪存可通过在源极线接点CELSRC流动的电流量的减少而扩大分路的间隔。结果，本实施方式的闪存可缩小闪存的芯片尺寸，从而可减少芯片成本。
[0315]如上所述，根据本实施方式，能以低成本提供可靠性高的闪存。
[0316](2)第二实施方式
[0317]为了说明第二实施方式的半导体存储器(例如三维构造NAND型闪存)，参照图17至图20。
[0318]如图17所示，本实施方式的三维构造的NAND型闪存I包含多条共用选择栅极线SGCA、SGCB0
[0319]多个共用选择栅极晶体管SGCTA、SGCTB分别连接于多条共用选择栅极线SGCA、SGCB0
[0320]如图18所示，共用选择栅极线开关单元294A包含分别对应于两条共用选择栅极线SGCA、SGCB的两个选择开关CSWA、CSWB。
[0321]各开关CSWA、CSffB的一端分别连接于共用选择栅极线SGCA、SGCB。各开关CSWA、CSffB的另一端分别连接于布线SGCIA、SGCIB。开关CSWA、CSWB的控制端子连接于地址解码器203的选择信号线。两条布线SGCIA、SGCIB连接于共用选择栅极线驱动器221。
[0322]开关单元294包含非选择开关UCSWA、UCSWB。
[0323]各开关UCSWA、UCSffB的一端连接于共用选择栅极线SGCA、SGCB。各开关UCSWA、UCSffB的另一端连接于布线USGCA及非选择电压产生电路225。开关UCSWA、UCSffB的控制端子连接于地址解码器203的非选择信号线。
[0324]此处，关于第二实施方式的闪存的构造，将图10及图11中的多个导电层中的导电层73作为第一共用选择栅极线SGCA而使用。导电层73是第一共用选择栅极线(以下，也称为下侧共用选择栅极线)SGCA，并且作为共用选择栅极晶体管SGCTA的栅极电极而在各晶体管SGCTA共同地使用。
[0325]导电层72A是作为第二共用选择栅极线(以下，也称为上侧共用选择栅极线)SGCB、及第二共用选择栅极晶体管SGCTB的栅极电极而使用。第二共用选择栅极线SGCB共同地连接于各块BLK内的多个(全部)第二共用选择栅极晶体管SGCTB。
[0326]第二共用选择栅极晶体管SGCTB与第一共用选择栅极晶体管SGCTA不同，仅在半导体柱75内具有通道区域。
[0327]第一及第二共用选择栅极线SGCA、SGCB连接于互不相同的电源(电压源、电源端子)。由此，可相互独立地控制第一及第二共用选择栅极晶体管SGCTA、SGCTB的栅极电压。
[0328]为了说明第二实施方式的三维构造闪存的动作，使用图19及图20。
[0329]如图19所示的删除动作中的施加给各布线的电压的时序图，在本实施方式的闪存的删除动作中，共用选择栅极线驱动器221将电压VERA_SGCA施加给下侧共用选择栅极线SGCA，将电压VERA_SGCB施加给上侧共用选择栅极线SGC1。例如，电压VERA_SGCA高于电压 VERA_SGCB。
[0330]由此，本实施方式的闪存可抑制删除动作时的栅极绝缘膜80的破坏。
[0331]如图20所示的读取动作中的施加给各布线的电压的时序图，关于本实施方式的闪存的读取动作，对两条共用选择栅极线SGCA、SGCB分别相互独立地施加电压与第一实施方式不同。
[0332]共用选择栅极线驱动器221将电压VSGCA经由接通状态的开关CSWA而施加给下侧共用选择栅极线SGCA。共用选择栅极线驱动器221是与施加电位VSGCA的时序实质上同时地，将电压VSGCB经由接通状态的开关CSWB而施加给上侧共用选择栅极线SGCB。
[0333]例如，为了衬底700内的通道的形成及元电流的传送，施加给共用选择栅极线SGCA的电压VSGA优选高于施加给共用选择栅极线SGCB的电压VSGB。
[0334]在读取数据时，在非选择块BLK中，非选择电压产生电路225对共用选择栅极线SGCA、SGCB这两个施加电压VSRC (或电压Vss)。
[0335]由此，与第一实施方式同样地，选择NAND串NS经由衬底700内的多个通道而连接于多个源极线接点CELSRC。
[0336]此外，本实施方式的三维构造NAND型闪存的写入动作是与第一实施方式实质上相同的动作。然而，在本实施方式中，共用选择栅极线驱动器221是在写入动作时，对相互独立地被驱动的两条共用选择栅极线SGCO、SGCl施加电压VSS。
[0337]如上所述，根据第二实施方式，能以低成本提供可靠性高的闪存。
[0338](3)第三实施方式
[0339]为了说明第三实施方式的半导体存储器(例如三维构造闪存)，参照图21至图25。
[0340]如图21所示，本实施方式的三维构造的NAND型闪存包含在每个串单元SU独立的共用选择栅极线SGCO、SGCl、SGC2、SGC3。
[0341 ] 在各块BLK具有四个串单元SU的情况下，各块BLK包含四条共用选择栅极线SGC。
[0342]共用选择栅极晶体管SGCTO?SGCT3连接于各共用选择栅极线SGCO?SGC3。各共用选择栅极晶体管SGCTO?SGCT3可在各串单元SUO?SU3独立地驱动。
[0343]如图22所示，开关电路290的开关单元294包含四个选择开关CSW。四个选择开关CSWO?CSW3各自对应于四条共用选择栅极线SGCO?SGC3的每一条。
[0344]各开关CSWO?CSW3的一端连接于各共用选择栅极线SGCO?SGC3。各开关CSWO?CSW3的另一端连接于各布线SGC1?SGCI3。四条布线SGCI连接于共用选择栅极线驱动器 221。
[0345]开关单元294包含四个非选择开关UCSW。各非选择开关UCSWO?UCSW3的一端分别连接于各共用选择栅极线SGCO?SGC3。各非选择开关UCSW的另一端连接于布线USGCI。
[0346]共用选择栅极线驱动器221可独立地控制各共用选择栅极线SGCO?SGC3。
[0347]在本实施方式中，作为各共用选择栅极线SGC的导电层是在块BLK内，与源极侧选择栅极线SGS同样地相互分离。
[0348]此外，如图23所示，与图13所示的例同样地，各共用选择栅极线SGCO?SGC3也可以包含所积层的两个导电层73、72A。在此情况下，各共用选择栅极晶体管SGCTO?SGCT3包含衬底700上的晶体管T3、及半导体柱75的侧面上的晶体管T2X。
[0349]为了说明第三实施方式的三维构造NAND闪存的读取动作，参照图24。
[0350]如图24所示的删除动作中的施加给各布线的电压的时序图，例如，共用选择栅极线驱动器221将电压VSGCO?VSGC3经由接通状态的开关CSWO?CSW3而以实质上同时的时序施加给相互独立的共用选择栅极线SGCO?SGC3。
[0351]由此，根据本实施方式的闪存，与图16所示的例同样地，即使共用选择栅极线SGCO?SGC3相互独立，也以选择NAND串NS与多条共用选择栅极线导通的方式，在各共用选择栅极线SGC下方的半导体衬底700内产生通道。
[0352]在本实施方式中，选择栅极线SGCO?SGC3在各串单元SUO?SU3独立。因此，可对各串单元SUO?SU3的选择栅极线SGCO?SGC3分别施加不同大小的电压。可根据选择串单元的衬底上的位置(地址)，改变各选择栅极线SGC的施加电压。
[0353]例如，如图16所示，在选择了串单元SUO的情况下，串单元SU3的共用选择栅极晶体管SGCT3的通道基本无助于元电流从串单元SUO的分散及衬底-源极线接点间的低电阻化。
[0354]因此，在对图25所示的串单元SUO的NAND串NS读取数据时，施加给距串单元SUO较远的位置的串单元SU3的选择栅极线SGC3的电压也可以是0V。
[0355]而且，在选择栅极线SGC在每个串单元SU独立的情况下，根据块BLK内的布局，在位于块BLK间的边界侧的串单元SU、及位于块BLK的中央侧的串单元SU，施加给各选择栅极线SGC的电压的大小也可以不同。其原因在于:根据块BLK内的布局，各串单元SU附近的源极线接点CELSRC的个数不同，所以通过选择栅极晶体管SGCT的驱动力的控制而调整流入到各源极线接点CELSRC的元电流的量。
[0356]此外，关于本实施方式的三维构造NAND型闪存的写入动作，对相互独立的共用选择栅极线SGC施加电压Vss与第一及第二实施方式不同。关于本实施方式的三维构造NAND型闪存的删除动作，对各共用选择栅极线SGC施加电压VERA_SGC与第一及第二实施方式的删除动作不同。
[0357]如上所述，根据第三实施方式的半导体存储器，能以低成本提供可靠性高的闪存。
[0358](4)第四实施方式
[0359]为了说明第四实施方式的半导体存储器，参照图26。
[0360]如图26所示，本实施方式的三维构造的NAND型闪存在每个串单元SU包含下侧共用选择栅极线SGCOA?SGC3A、及上侧共用选择栅极线SGCOB?SGC3B。
[0361]多个下侧及上侧共用选择栅极线SGCOA?SGC3A、SGCOB?SGC3B是分别独立地被驱动。
[0362]各上侧共用选择栅极晶体管SGCTOB?SGCT3B分别连接于多条上侧共用选择栅极线SGCOB?SGC3B。在本实施方式中，块BLK包含八条共用选择栅极线SGC。
[0363]关于开关电路290，共用选择栅极开关单元294是以分别对应于四条下侧共用选择栅极线SGCOA?SGC3A、及四条上侧共用选择栅极线SGCOB?SGC3B的方式包含八个选择开关CSW。
[0364]共用选择栅极开关单元294是以分别对应于上侧及下侧共用选择栅极线SGC的方式包含八个非选择开关UCSW。
[0365]在共用选择栅极线驱动器221与开关电路290之间，以分别对应于四条上侧共用选择栅极线及四条下侧选择栅极线的方式包含八条布线SGCI。
[0366]本实施方式的闪存的动作可通过第二实施方式(图20及图21)及第三实施方式(图24及图25)所示的动作的组合来执行。
[0367]如上所述，根据第四实施方式的闪存，能以低成本提供可靠性高的闪存。
[0368](5)第五实施方式
[0369]使用图27及图28说明第五实施方式的半导体存储器(例如三维构造NAND闪存)。
[0370]本实施方式的闪存可调整包含存储器膜(电荷存储层、电荷捕获膜)的选择栅极晶体管S⑶T、SGST、SGCT的阈值(接通电压)。
[0371]例如，选择栅极晶体管S⑶T、SGST通过与存储元MC相同的制造步骤，而实质上同时地形成在半导体柱75的侧面上。因此，难以通过对通道区域(半导体柱)的杂质的注入(implantat1n)而控制选择栅极晶体管S⑶T、SGST的阈值。
[0372]难以控制选择栅极晶体管SGDT、SGST的阈值的状态有可能会引起对存储元MC写入数据时因升压泄漏(boost leak)所致的误写入、对存储元MC读取数据时非选择块/非选择串的截止漏电流的增大、及读取范围的降低等。
[0373]本实施方式的闪存可在主设备600及存储器控制器5的控制下，通过对包含存储器膜79的选择栅极晶体管S⑶T、SGST, SGCT实施与对存储元MC的写入动作及删除动作类似的动作而调整选择栅极晶体管SGDT、SGST, SGCT的阈值(阈值电压)。
[0374]选择栅极晶体管S⑶T、SGST、SGCT的阈值通过对存储器膜(电荷捕获膜)79注入电荷、或从存储器膜79释出电荷而变化。
[0375]例如，主设备600 (或测试装置)在调整选择栅极晶体管的阈值时，将选择选择栅极晶体管(选择栅极线)的命令、及包含应调整阈值的选择栅极晶体管的地址发送到存储设备500 (或闪存)。
[0376]存储器控制器5及内部控制电路9基于地址及命令而存取于NAND串NS及选择栅极晶体管(选择栅极线)。存储器控制器5及内部控制电路9对在包含阈值的调整对象的选择栅极晶体管的NAND串NS执行对用于晶体管的阈值调整的选择栅极晶体管的写入动作或删除动作。
[0377]图27是通过向存储器膜注入电荷(写入动作)而调整包含存储器膜的源极侧选择栅极晶体管的阈值电压时的闪存的各布线的电压的时序图。
[0378]此处，针对在图7的闪存中对块BLK内的串单元SUO的选择栅极线SGSO的选择栅极晶体管SGST执行用于选择栅极晶体管的阈值调整的写入动作的情况进行说明。
[0379]在通过向存储器膜注入电荷(写入动作)而调整选择栅极晶体管的阈值电压的情况下，如图27所示，感测放大器电路30对位线BL传送用于选择栅极晶体管SGSO的阈值调整的电压。
[0380]字线/选择栅极线驱动器201是与存储元MC的写入动作时对选择字线施加编程电压实质上同样地，对源极侧选择栅极线SGSO经由开关电路290而施加编程电压VPGM。
[0381]字线/选择栅极线驱动器201对字线WL施加非选择电压VPASS。字线/选择栅极线驱动器201对漏极侧选择栅极线S⑶O施加电压(接通电压)VS⑶。
[0382]共用选择栅极线驱动器221对共用选择栅极线SGC例如施加0V。在对源极侧选择栅极线施加编程电压时，因源极侧选择栅极线SGSO与共用选择栅极线SGC的电位差而产生的电压被施加给源极侧选择栅极线SGSO与共用选择栅极线SGC之间的层间绝缘膜。为了缓和施加给该层间绝缘膜的电压，施加给共用选择栅极线SGC的电压也可以是除OV以外的电压。
[0383]在包含不调整阈值的选择栅极晶体管的串单元(非选择串单元)SUl?SU3中，字线/选择栅极线驱动器201对漏极侧选择栅极线SGDl?SGD3施加0V，对源极侧选择栅极线SGCl?SGC3施加OV。
[0384]通过对选择栅极线SGSO施加编程电压VPGM，而对源极侧选择栅极晶体管SGSTO的存储器膜79注入电荷。
[0385]由此，源极侧选择栅极晶体管SGSTO的阈值变化。
[0386]也可以在对选择栅极线SGS施加编程电压之后，执行对选择栅极晶体管SGST的验证。通过验证来判定选择栅极晶体管SGST的阈值是否偏移为目标值。
[0387]在对该选择栅极晶体管SGST进行验证时，字线/选择栅极线驱动器201对选择栅极线SGSO施加读取电压VCGRV。字线/选择栅极线驱动器201对字线WL施加非选择电压VREAD0字线/选择栅极线驱动器201对漏极侧选择栅极线SGDO施加电压VSG，对共用选择栅极线SGC施加电压VSGC。
[0388]而且，在对选择栅极晶体管进行验证时，在非选择串单元SUl?SU3中，字线/选择栅极线驱动器201对漏极侧选择栅极线SGDl?SGD3施加0V，对源极侧选择栅极线SGSl ?SGS3 施加 OV。
[0389]存储器控制器及内部控制电路执行一次以上编程电压的施加及验证直至选择栅极晶体管SGST的阈值偏移为目标值。
[0390]如此，通过对选择栅极晶体管SGST的写入动作，而调整包含存储器膜(电荷存储层)的选择栅极晶体管SGST的阈值。
[0391]可通过与由写入动作所实现的对源极侧选择栅极晶体管SGST的阈值调整实质上相同的动作，而调整漏极侧选择栅极晶体管SGDT及共用选择栅极晶体管SGCT的阈值。
[0392]对选择栅极晶体管的写入动作时所使用的各电压VPGM、VPASS也可以与对存储元的写入动作时所使用的各电压不同。例如，关于由写入动作所实现的共用选择栅极晶体管SGCT的阈值调整，为了避免栅极绝缘膜80的绝缘破坏，优选小于漏极侧/源极侧选择栅极晶体管的阈值调整所使用的写入电压VPGM的电压。
[0393]选择栅极晶体管的验证所使用的各电压VCGRV、VREAD, VSG、VSGC也可以与存储元的验证/读取时所使用的各电压VCGRV、VREAD, VSG、VSGC不同。
[0394]接着，参照图28，针对由图6所示的闪存执行对选择栅极晶体管的删除动作的情况进行说明。
[0395]在通过从存储器膜释出电荷(删除动作)而调整源极侧选择栅极晶体管的阈值的情况下，如图28的闪存的各布线的电压的时序图，字线/选择栅极线驱动器201是在存储器控制器5及闪存I内的电路的控制下，对源极线接点(源极线)CELSRC及阱接点(P型阱区域)CPWELL施加删除电压VERA。
[0396]字线/选择栅极线驱动器201对漏极侧选择栅极线SGD施加电压VERA_SGDz。字线/选择栅极线驱动器201对字线WL施加电压VERA_WLz。字线/选择栅极线驱动器201对源极侧选择栅极线SGS施加电压VERA_SGSz。
[0397]共用选择栅极线驱动器221对共用选择栅极线SGC施加电压VERA_SGCz。
[0398]由此，选择块BLK内的各选择栅极晶体管S⑶T、SGST, SGCT接通。
[0399]将删除电压VERA施加给半导体柱75，且传送到各晶体管的通道区域。
[0400]通过产生在源极侧选择栅极线SGS与半导体柱(晶体管的通道区域)之间的电位差，而将选择栅极晶体管SGST的存储器膜79内的电子释出到半导体柱75内。
[0401]如此，通过对选择栅极晶体管SGST的删除动作，而调整包含存储器膜(电荷存储层)的选择栅极晶体管SGST的阈值。
[0402]可通过与由删除动作所实现的对源极侧选择栅极晶体管SGST的阈值调整实质上相同的动作，而调整漏极侧选择栅极晶体管SGDT及共用选择栅极晶体管SGCT的阈值。
[0403]此外，存储元的删除动作因以块单位执行，所以由与删除动作类似的动作所实现的选择栅极晶体管的阈值的调整也以块单位执行。因此，对块BLK内的全部漏极侧选择栅极线SGD施加电压VERA_SGDz，对块BLK内的全部源极侧选择栅极线SGS施加电压VERA_SGSz0
[0404]在通过从存储器膜79释出电荷(或向存储器膜注入空穴)所实现的选择栅极晶体管SGST的阈值调整时，共用选择栅极线SGC的电压VERA_SGCz可与存储元MC的删除动作时的共用选择栅极线SGC的电压VERA_SGC相同，也可以不同。
[0405]在选择栅极晶体管SGST的阈值的调整时，施加给字线WL的电压VERA_WLz是以不实施对存储元MC的删除动作的方式高于存储元MC的删除动作时的字线的电压VERA_WL。此外，字线WL的电压VERA_WL、VERA_ffLz如果与删除电压VERA实质上相同，那么不产生存储元MC的数据的删除。
[0406]用于选择栅极晶体管SGST的阈值调整的电压VERA_SGSz低于对存储元MC的删除动作时的源极侧选择栅极线SGS的电压VERA_SGS。例如，源极侧选择栅极线SGS的电压VERA_SGSz 为 0.5V 左右。
[0407]此外，源极侧/漏极侧选择栅极晶体管SGST、S⑶T包含多个导电层作为栅极电极，相对于此，共用选择栅极晶体管SGCT包含一层导电层作为栅极电极。而且，共用选择栅极晶体管SGCT包含衬底700上的栅极绝缘膜80。因此，为了防止共用选择栅极晶体管SGCT的破坏，优选共用选择栅极晶体管的阈值调整时的共用选择栅极晶体管SGCT的栅极电压小于源极侧/漏极侧选择栅极晶体管SGST、SGDT的阈值调整时的选择栅极晶体管SGST、SGDT的栅极电压。
[0408]由删除动作所实现的选择栅极晶体管的阈值的调整也可以对每个串单元执行。而且，也可以对实施删除动作的选择晶体管SGCT执行用于阈值的判定的验证。
[0409]在本实施方式中，表示第一实施方式(图6)所示的构成的闪存的选择栅极晶体管的阈值的调整例。第二至第四实施方式的闪存的选择栅极晶体管的阈值也可以通过与图27及图28所示的动作实质上相同的动作而调整。
[0410]此外，共用选择栅极晶体管SGCT包含设置在半导体衬底700内的通道区域。因此，共用选择栅极晶体管SGCT可通过对通道区域的通道注入(channel implantat1n)而调整晶体管的阈值。
[0411]例如，如图29所示的构造例，通过离子注入(1n implantat1n)而将杂质区域790形成在栅极电极(导电层)73下方的通道区域(P阱区域)内。也可以形成常导通型(空乏型)共用选择栅极晶体管SGCT。
[0412]而且，漏极侧选择栅极晶体管S⑶T位于半导体柱的上端，因此与存储元MC的制造步骤不同的制造步骤可适用于形成选择栅极晶体管SGDT。例如，通过去除存储器膜(电荷捕获膜)，漏极侧选择栅极晶体管SGDT的栅极绝缘膜也可以是仅包含绝缘膜791或仅包含绝缘膜793的构造。选择栅极晶体管SGDT的栅极绝缘膜也可以由与存储器膜79中所包含的膜不同的绝缘膜形成。
[0413]如上所述，本实施方式的闪存可通过与对存储元的写入动作或删除动作实质上相同的动作而调整选择栅极晶体管的阈值。
[0414]因此，根据本实施方式，能以低成本提供可靠性高的闪存。
[0415](6)第六实施方式
[0416]为了说明第六实施方式的半导体存储器(例如三维构造NAND闪存)，参照图30及图31。
[0417]在三维构造的NAND闪存中，积层体的底部侧的加工难度高于积层体的上部侧的加工难度。
[0418]因此，共用选择栅极线SGC有可能会与源极侧选择栅极线SGS短路。
[0419]即使为如下所述般共用选择栅极线SGC与源极侧选择栅极线SGS产生短路的情况，实施方式的闪存也可以执行外部所要求的动作。
[0420]此处，说明第一实施方式的闪存中的共用选择栅极线SGC与第二串单元SUl的源极侧选择栅极线SGSl短路时的本实施方式的闪存的读取动作。
[0421]此外，共用选择栅极线SGC及源极侧选择栅极线SGS的短路是通过闪存的测试步骤而检测。在闪存的实际使用时(使用者的使用时)，存储器控制器5(或闪存内的电路)将共用选择栅极线SGC及源极侧选择栅极线SGS的短路辨识为不良信息。存储器控制器5基于不良信息而控制闪存的动作。
[0422]例如，本实施方式的闪存是在存储器控制器5及内部控制电路的控制下，为了缓和选择栅极线SGC、SGS间的短路的影响，而控制源极侧选择栅极线SGS的电压。
[0423]如图30的读取动作时的各布线的电压的时序图所示，在选择了包含未与共用选择栅极线SGC短路的源极侧选择栅极线SGS的串单元(例如串单元SU0)的情况下，存储器控制器5驱动闪存，执行闪存的读取动作。
[0424]字线/选择栅极线驱动器201将电压VSG施加给选择串单元SUO的源极侧选择栅极线SGS0。共用选择栅极线驱动器221将电压VSGC施加给共用选择栅极线SGC。
[0425]此外，字线/选择栅极线驱动器201对非选择串单元的源极侧选择栅极线SGS2、SGS3施加电压Vss。
[0426]在本实施方式中，字线/选择栅极线驱动器201使包含与共用选择栅极线SGC的短路的源极侧选择栅极线SGSl浮动。
[0427]由此，可在缓和共用选择栅极线SGC与源极侧选择栅极线SGSl的短路的影响的状态下执行数据的读取。
[0428]此外，在读取数据时，不包含与共用选择栅极线的短路的非选择源极侧选择栅极线也可以设为浮动状态。
[0429]而且，在选择了包含与共用选择栅极线SGC短路的源极侧选择栅极线(此处为选择栅极线SGC1)的串单元SUl的情况下，存储器控制器5驱动闪存1，并控制闪存I的读取动作。
[0430]在此情况下，如图31的读取动作时的各布线的电压的时序图，字线/选择栅极线驱动器201例如与图30的动作同样地，使非选择的源极侧选择栅极线SGSO?SGS3浮动、或对源极侧选择栅极线SGSO?SGS3施加电压Vss。
[0431]字线/选择栅极线驱动器201将电压VSG施加给与共用选择栅极线SGC短路的源极侧选择栅极线SGSl。
[0432]共用选择栅极线驱动器221将电压VSG施加给共用选择栅极线SGC。
[0433]由此，包含短路的源极侧选择栅极线SGSl与共用选择栅极线SGC成为相同的电位。
[0434]结果，可缓和源极侧选择栅极线SGSl与共用选择栅极线SGC之间的短路的影响。
[0435]即使在除所述串单元SUl的源极线侧选择栅极线SGSl以外的源极侧选择栅极线SGS与共用选择栅极线SGC短路的情况下，也可以缓和共用选择栅极线SGC与源极侧选择栅极线SGS之间的短路的影响，执行闪存的动作。
[0436]此处，以闪存的读取动作为例进行了说明，但在闪存的写入动作及删除动作时，存储器控制器5及内部控制电路9可通过使源极侧选择栅极线SGS为浮动状态、或使包含短路的共用选择栅极线SGC与源极侧选择栅极线为相同电位，而缓和布线间的短路的影响，执行各动作。
[0437]如上所述，根据第六实施方式，即使在源极侧选择栅极线与共用选择栅极线之间产生短路，也可以缓和该短路的影响，驱动闪存。
[0438]结果，根据本实施方式，可提高闪存的可靠性。
[0439](7)变化例
[0440]为了说明实施方式的闪存的变化例，参照图32至图41。
[0441](a)变化例 I
[0442]为了说明实施方式的三维构造闪存的变化例，使用图32至图34。
[0443]行解码器209的开关电路290的构成并不限定于所述例。
[0444]可将图32至图34所示的开关电路适用于所述各实施方式的闪存。此外，在图32至图34中，为了简化图示，而逐一图示各布线及针对各布线的各选择/非选择开关。
[0445]如图32的变化例，多个块BLK及多个开关电路290也可以将一个地址解码器203共用化。
[0446]在地址解码器203由多个块BLK所共有的情况下，彼此相邻的两个块BLK经由互不相同的布线而连接于驱动器。
[0447]例如，多个第偶数个块BLK经由开关电路290A而连接于共用的布线CGA、S⑶IA、US⑶IA、SGSIA、USGSIA、SGCIA、USGCIA0
[0448]例如，多个第奇数个块BLK经由开关电路290B而连接于共用的布线CGB、S⑶IB、US⑶IB、SGSIB、USGSIB、SGCIB、USGCIB0
[0449]根据图32的构成，图33的包含开关电路的闪存可削减芯片内的地址解码器203的配置区域。
[0450]如图33的变化例，多个块BLK及多个开关电路290也可以将共用选择栅极线SGC的开关单元294共用化。
[0451]在非选择块中，因源极侧选择栅极晶体管SGS断开，所以即使多个块BLK将共用选择栅极线SGC的开关共用化，也基本不会产生非选择块的误动作。
[0452]在多个块BLK及多个开关电路290将开关单元294X共用化的情况下，图33的包含开关电路的闪存可削减芯片内的开关单元294X的配置区域。
[0453]如图34所示，地址解码器203及开关单元294X这两个也可以由多个块BLK及多个开关电路290所共用。
[0454]根据图32至图34，可削减本实施方式的闪存的芯片尺寸，从而可减少芯片成本。
[0455](b)变化例 2
[0456]为了说明实施方式的三维构造闪存的变化例，使用图35至图39。
[0457]如图35所示，关于针对相邻块的开关电路，也可以在相对于各块BLK互为相反侧，配置开关电路290L、290R。例如，开关电路290L配置在第奇数个块BLK的一端侧，开关电路290R配置在第偶数个块BLK的另一端侧。
[0458]配置在互为相反侧的多个开关电路290U290R经由各布线而连接于共用的驱动器201、221。例如，非选择电压产生电路(USGC电压产生电路)225为了避免因布线长度的增大而产生的电压下降的影响，而优选设置在存储元阵列10的一端侧及另一端侧这两侧。
[0459]在将彼此相邻的两个块BLK内的各布线引出到互为相反侧的情况下，可增大各块BLK的开关电路290U290R的配置空间。例如，可使块的排列方向上的各开关电路290L、290R的尺寸为相当于两个块的程度的大小。
[0460]由此，开关电路290L、290R内的布线间距的转换的裕度提高。
[0461]因此，本变化例的闪存即使通过存储器的微细化而使存储元阵列(块)内的布线间距变小，也可以在面积大的行解码器209内，以大的裕度转换布线间距。结果，本变化例的闪存可抑制布线间的短路、及接点与布线的短路。
[0462]图36至图39分别是表示开关电路的变化例的图。
[0463]如图36所示的变化例，即使为开关电路290U290R设置在块的一端侧或另一端侧的情况，一个地址解码器203也可以由两个以上的开关电路290A、290B所共用。
[0464]如图37所示的变化例，也可以是共用选择栅极线开关单元294仅设置在一个开关电路290A内，且两个以上的开关电路290A、290B共用该开关单元294。
[0465]如图38所示的变化例，各选择栅极线S⑶、SGS、SGC的多个非选择开关UDSW、USSW、USff也可以仅设置在块BLK的一端侧。由此，图38的包含开关电路的闪存可削减存储元阵列10的另一端侧的开关电路290Rz中的开关及布线的设置空间。
[0466]如图39所示，非选择开关UDSW、USSW、UCSW也可以排列在存储元阵列的一端侧，且地址解码器203及开关单元294X这两个也可以由多个块BLK及多个开关电路290所共用。
[0467]此外，图35至图39的开关电路290L、290R仅字线WL及选择栅极线S⑶、SGS、SGC的引出方向不同，本变化例的开关电路290L、290R的内部构成可适用于第一至第四实施方式(图7、图18、及图22等)的开关电路中的任一个。
[0468]如上所述，图35至图39所示的开关电路中的任一个可适用于所述各实施方式的闪存。
[0469]图35至图39所示的变化例2可削减本实施方式的闪存的芯片尺寸，从而可减少芯片成本。
[0470](c)变化例 3
[0471]为了说明实施方式的三维构造闪存的变化例3，使用图40及图41。
[0472]存储元阵列10内的阱接点CPWELL及源极线接点CELSRC也可以具有图40或图41所示的构造。
[0473]此外，在图40及图41中，将积层在衬底上的多个导电层的平面形状简化而进行图不O
[0474]如图40所示的示意性地表示存储元阵列内的布局的俯视图，源极线接点CELSRCz设置在彼此相邻的块BLK间。进而，源极线接点CELSRCz包围各块BLK的四周。由此，在一个块BLK内，五个源极线接点CELSRC在Y方向上排列。
[0475]设置阱接点CPWELL的区域(以下，称为阱接点区域)799设置在块BLK间。阱接点CPWELL具有板状构造。
[0476]在图40所示的例中，阱接点区域799是每隔两个块设置。然而，也可以根据闪存的构成，以大于两个块的间隔(例如每四个块的间隔)设置在存储元阵列10内。
[0477]通过各块BLK的源极线接点CELSRC的个数(接点CELSRC与阱区域709的连接频度)增加，而可减少源极线SL与衬底700之间的电阻。结果，可减少源极线SL的分路的频度。
[0478]如图40所示的示意性地表示存储元阵列内的布局的俯视图，在两个块BLK间设置着源极线接点CELSRCx。
[0479]位于两个块BLK的边界的源极线接点CELSRCx是通过如下方式形成:在闪存的制造步骤中以包围块BLK的方式形成的阱接点CPWELL中的位于块的边界的部分90通过绝缘体99而与阱接点CPWELL分离。
[0480]如此，将包含与阱接点CPWELL相同的材料的部分90用作源极线接点CELSRCx。
[0481]通过图41所示的构造的存储元阵列，连接于一个块BLK的源极线接点CELSRC的个数增大。
[0482]图41的存储元阵列10可缩小块BLK间的阱接点区域的面积。
[0483]此外，图40或图41的变化例的包含存储元阵列的闪存也可以像图32或图36那样，地址解码器被邻接的两个块BLK所共用。而且，图40及图41的变化例的闪存也可以像图33或图37那样，通过共用的开关单元294X而执行共用选择栅极线SGC的控制。
[0484]如上所述，可将图40及图41所示的包含源极线接点及阱接点的存储元阵列(块)适用于闪存。
[0485]根据图40及图41所示的本实施方式的变化例，可谋求源极线-衬底间的电阻的减少、及分路区域的削减。
[0486]本实施方式的闪存也可以是多值存储器。
[0487]例如，2比特的多值闪存具有Erase电平、A电平、B电平、C电平的阈值。
[0488]多值闪存的读取动作包含如下判定电压。
[0489]施加给A电平的读取动作时选择的字线的判定电压例如为OV?0.55V之间。然而，A电平的判定电压并不限定于该值，可为0.1V?0.24V、0.21V?0.31V、0.31V?0.4V、
0.4V?0.5V、及0.5V?0.55V中的任一范围。
[0490]施加给B电平的读取动作时选择的字线的判定电压例如为1.5V?2.3V之间。然而，B电平的判定电压并不限定于该值，可为1.65V?1.8V、1.8V?1.95V、1.95V?2.1V、及2.1V?2.3V中的任一范围。
[0491]施加给C电平的读取动作时选择的字线的判定电压例如为3.0V?4.0V之间。B电平的判定电压并不限定于此，可为3.0V?3.2V、3.2V?3.4V、3.4V?3.5V、3.5V?3.6V、及3.6V?4.0V中的任一范围。
[0492]此外，读取动作的期间(tR)例如也可以是25ys?38ys、38ys?70ys、70 μ s?80 μ s中的任一期间。
[0493]多值闪存的写入动作包含编程动作及验证动作。
[0494]在多值闪存的写入动作中，最初施加给编程动作时所选择的字线的电压例如为
13.7V?14.3V之间。该电压并不限定于该值，例如，可为13.7V?14.0V及14.0V?14.6V中的任一范围。
[0495]对第奇数条字线的存储元执行写入的动作时最初施加给选择字线的电压也可以与对第偶数条字线的存储元执行写入动作时最初施加给选择字线的电压不同。
[0496]在编程动作为增量步进脉冲程序(incremental step pulse Program，ISPP)方式的情况下，升压的电压例如为0.5V左右。
[0497]施加给非选择的字线的非选择电压(通路电压)例如为6.0V?7.3V的范围的值。然而，非选择电压并不限定于该值，例如，也可以是7.3V?8.4V的范围的值，也可以是6.0V以下。
[0498]也可以根据非选择的字线为第奇数条字线、抑或为第偶数条字线，而改变所要施加的通路电压。
[0499]写入动作的时间(tProg)例如也可以是1700 μ s?1800 μ S、1800 μ s?1900 μ S、及1900 μ s?2000 μ s中的任一期间。
[0500]关于多值闪存的删除动作，最初施加给形成在半导体衬底的上部上且存储元配置在上方的阱区域的电压例如为12V?13.6V的范围的值。该电压并不限定于该值，例如，也可以是13.6V?14.8V、14.8V?19.0V^ 19.0 ~ 19.8V或19.8V?21V中的任一范围的值。
[0501]删除动作的时间(tErase)例如也可以是3000 μ s?4000 μ S、4000 μ s?5000 μ S、及4000 μ s?9000 μ s中的任一期间。
[0502]本实施方式的半导体存储器并不限定于导电层(栅极电极)73隔着存储器膜79而包围半导体柱75的侧面的构造的半导体存储器。
[0503]例如，存储元阵列10也可以设置在覆盖半导体衬底70的绝缘膜(层间绝缘膜)的上表面上的半导体层上。在此情况下，半导体柱75例如为从半导体衬底70外延生长的半导体层。导电层73隔着存储器膜79而覆盖外延生长的半导体柱75的侧面。而且，存储器膜79也可以是氧化膜。
[0504]对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并未意图限定发明的范围。这些新颖的实施方式能以其他各种形态实施，且可在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围中。
[0505][符号的说明]
[0506]10 存储元阵列
[0507]290 开关电路
[0508]SGS 源极侧选择栅极线
[0509]SGC 共用选择栅极线(源极侧选择栅极线)
[0510]SGST源极侧选择栅极晶体管
[0511]SGCT共用选择栅极晶体管
【主权项】
1.一种半导体存储器，其特征在于具备: 多个存储器单元，其设置在半导体衬底上，且分别包含所述半导体衬底上的第一选择栅极晶体管、設置在所述第一选择栅极晶体管上的第二选择栅极晶体管、及設置在所述第二选择栅极晶体管上的多个存储单元； 位线，其共同地连接于所述多个存储器单元的一端； 多条字线，其分别连接于所述多个存储元的栅极电极； 第一选择栅极线，其共同地连接于所述多个存储器单元各自的所述第一选择栅极晶体管的栅极电极； 多条第二选择栅极线，其与所述多个存储器单元的每一个电分离，且连接于所述第二选择栅极晶体管的各栅极电极； 第一电压电路，其连接于所述第一选择栅极线；以及 第二电压电路，其连接于所述第二选择栅极线。2.根据权利要求1所述的半导体存储器，其特征在于还具备控制电路； 所述控制电路分别使用来自所述第一及第二电压电路的电压，相互独立地控制所述多条第一选择栅极线及所述第二选择栅极线。3.根据权利要求2所述的半导体存储器，其特征在于在读取来自所述多个存储器单元中被选择的存储器单元的数据时， 所述控制电路是: 将所述多个存储器单元各自的所述第一选择栅极晶体管接通；并且设置在所述多个存储器单元的每一个且连接于所述半导体衬底的多个接点与所述被选择的存储器单元电连接。4.根据权利要求3所述的半导体存储器，其特征在于所述控制电路是: 将所述被选择的存储器单元的第二选择栅极晶体管接通； 将非选择的存储器单元的第二选择栅极晶体管断开。5.根据权利要求2至4中任一项所述的半导体存储器，其特征在于在对所述多个存储器单元进行删除动作时， 所述控制电路是: 对所述半导体衬底施加删除电压； 对所述第一选择栅极线施加来自所述第一电压电路的第一电压； 对所述多条第二选择栅极线施加来自所述第二电压电路的第二电压；并且 所述第二电压与所述第一电压不同，且低于所述删除电压。
【文档编号】G11C16/06GK105989881SQ201510098203
【公开日】2016年10月5日
【申请日】2015年3月5日
【发明人】桥本寿文
【申请人】株式会社东芝