非易失性半导体存储装置的制造方法

非易失性半导体存储装置的制造方法
【专利摘要】非易失性半导体存储装置即使是根据动作而不同的判定电流也不会使电路规模增加，不会损害读出动作的高速性、判定精度。该非易失性半导体存储装置的特征在于，在数据节点以及基准节点分别连接第一晶体管以及第二晶体管，在数据状态判定动作时，对数据节点以及基准节点施加电压的情况下，第一以及第二晶体管在第一动作模式下作为预充电晶体管而动作，在第二动作模式下作为反射镜晶体管而动作，切换第一、第二动作模式。
【专利说明】
非易失性半导体存储装置
技术领域
[0001 ]本发明涉及读出电路，S卩使是根据校验动作而不同的判定电流，也能进行稳定的数据判定，该校验动作是用于探测在存储器单元的两端施加电压时流动的电流来进行数据读出的读出动作。
【背景技术】
[0002]近年来，伴随着电子设备、尤其是移动电话(智能手机)、便携式音乐播放器、数码相机、平板终端等的需求增加，非易失性半导体存储装置的需求不断提高，实现大容量化、小型化、快速改写、快速读出、低消耗动作的技术开发正在积极开展。
[0003]当前主打的非易失性存储器是闪速存储器，但改写时间为微秒或毫秒级，这成为阻碍搭载非易失性存储器的没置设备的性能提升的要因。
[0004]近年来，与闪存相比可实现快速、低消耗改写的新的非易失性存储器的开发正在积极开展。例如有将变阻型元件用作存储元件的变阻型存储器(ReRAM:Resistive RandomAccess Memory，变阻型随机存取存储器)等。
[0005]作为判定ReRAM等非易失性半导体存储装置的存储器单元的数据状态的读出电路，在将判定节点预充电到电源电压后，经由存储器单元进行放电，将因流到存储器单元的电流量而产生的判定节点的电压与参考电压的电压差放大到逻辑电平，来判定数据，这样的方法由于电压比较低，高速动作，因此采用为非易失性半导体存储装置的读出电路。
[0006]但在ReRAM中，为了确保改写后的电阻特性保证以及数据保持特性，考虑实施改写动作后的低电阻状态的判定、或判定高电阻状态的动作即校验动作。
[0007]在该情况下，由于相对于读出动作时的判定电阻而校验动作时的判定电阻不同，因此在读出动作、校验动作的全部动作中使用所述的读出电路的情况下，放电时的判定节点的电压过渡根据动作模式不同而不同，将电压差放大的定时在各个模式下需要最佳的定时，但有难以设计这样的定时生成电路的课题。
[0008]针对这样的课题，提出如下构成(专利文献I):与针对判定节点的预充电电路分开地追加反射镜电路，根据读出动作和校验动作来切换动作电路，由此不依赖于动作模式而使放大定时大致相同。但在这样的构成中，需要新的反射镜电路，有招致电路面积的增大的课题。
[0009]其他，还提出作为定时生成电路而使用复制电路的构成(专利文献2)、和根据动作模式切换判定节点的电容负载从而能不依赖于动作模式地进行恒定的放大定时下的动作的构成(专利文献3)，但需要复杂的电路，有电路规模的增大、损害读出动作的高速性的课题。
[0010]现有技术文献
[0011]专利文献
[0012]专利文献1: JP特开2011-165297号公報
[0013]专利文献2: JP特开2011-103155号公報
[0014]专利文献3: JP特开2011-108311号公報

【发明内容】

[0015]本发明鉴于上述的问题点而提出，涉及具备探测对存储器单元的两端施加电压时而流动的电流来判定数据的读出电路的非易失性半导体存储装置，提供一种搭载读出电路的非易失性半导体存储装置，该读出电路即使是在读出动作、校验动作中不同的判定电流也不会使电路规模增加，无损于读出动作的高速性、判定精度。
[0016]为了解决上述课题，通过本发明提出以下那样的解决手段。
[0017]本发明的非易失性半导体存储装置具备:至少具备第一和第二端子的存储器单元;至少具备第三和第四端子的基准单元；与所述第一端子以及所述第三端子连接的读出电路;与所述第一端子连接的第一晶体管;和与所述第三端子连接的第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极被公共连接，还具备用于使所述第一晶体管的所述栅极和所述第二晶体管的所述栅极与所述第三端子或所述第四端子之间电短路、切断的开关。
[0018]由此，能在读出动作、校验动作中使放大定时大致相同，能以少的电路构成兼顾读出动作的高速性、判定精度，进而，由于降低了LR校验动作的位线施加电压，因此能提供能减低消耗电流的非易失性半导体存储装置。
【附图说明】
[0019]图1是本发明的第I实施方式所涉及的非易失性半导体存储装置的电路图。
[0020]图2是利用本发明的第I实施方式所涉及的电阻变化元件的存储器单元的电路图。
[0021]图3是利用本发明的第I实施方式所涉及的电阻变化元件的另外存储器单元的电路图。
[0022]图4是本发明的第I实施方式所涉及的基准单元的电路图。
[0023]图5是本发明的第I实施方式所涉及的另外基准单元的电路图。
[0024]图6是本发明的第I实施方式所涉及的开关电路的电路图。
[0025]图7是本发明的第I实施方式所涉及的判定电路的电路图。
[0026]图8是本发明的第I实施方式所涉及的控制电路的电路图。
[0027]图9是表示利用本发明的第I实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。
[0028]图10是表示利用本发明的第I实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。
[0029]图11是表示利用本发明的第I实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。
[0030]图12是本发明的第2实施方式所涉及的非易失性半导体存储装置的电路图。
[0031]图13是本发明的第2实施方式所涉及的补偿电路的电路图。
[0032]图14是本发明的第2实施方式所涉及的控制电路的电路图。
[0033]图15是表示利用本发明的第2实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。
[0034]图16是表示利用本发明的第2实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。
[0035]图17是表示利用本发明的第2实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。
[0036]图18是本发明的第3实施方式所涉及的非易失性半导体存储装置的电路图。
[0037]图19是本发明的第3实施方式所涉及的开关电路的电路图。
[0038]图20是本发明的第3实施方式所涉及的控制电路的电路图。
[0039]图21是表示利用本发明的第3以及第4实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。
[0040]图22是表示利用本发明的第3以及第4实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。
[0041]图23是表示利用本发明的第3以及第4实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。
[0042]图24是本发明的第4实施方式所涉及的非易失性半导体存储装置的电路图。
[0043]图25是本发明的第4实施方式所涉及的补偿电路的电路图。
[0044]图26是本发明的第5实施方式所涉及的非易失性半导体存储装置的电路图。
[0045]图27是本发明的第5实施方式所涉及的钳位电压切换电路的电路图。
[0046]图28是表示利用本发明的第5以及第6实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。
[0047]图29是表示利用本发明的第5以及第6实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。
[0048]图30是表示利用本发明的第5以及第6实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。
[0049]图31是本发明的第6实施方式所涉及的非易失性半导体存储装置的电路图。
[0050]图32是本发明的第7实施方式所涉及的非易失性半导体存储装置的电路图。
[0051]图33是本发明的第7实施方式所涉及的钳位电压切换电路的电路图。
[0052]图34是表示利用本发明的第7以及第8实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。
[0053]图35是表示利用本发明的第7以及第8实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。
[0054]图36是表示利用本发明的第7以及第8实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。
[0055]图37是本发明的第8实施方式所涉及的非易失性半导体存储装置的电路图。
[0056]图38是本发明的第8实施方式所涉及的补偿电路的电路图。
[0057]图39是本发明的第8实施方式所涉及的补偿电路的电路图。
【具体实施方式】
[0058]以下参考附图对本发明的实施方式进行说明。
[0059]《第i实施方式》
[0060]在图1到图8示出本发明的第I实施方式的构成。图1是本发明的第I实施方式所涉及的非易失性半导体存储装置的电路图。100是非易失性半导体存储装置的数据I比特的读出单位，若读出单位是16比特的数据，则将读出单位并排16个，控制信号等与各读出单位公共连接。101是存储器单元(电阻变化型非易失性存储器单元)。在本图中，为了简化而记载了配置I个存储器单元101的情况，但在配置多个存储器单元的情况下，以后说明的动作也相同。
[0061 ] 102是基准单元。103和104是用于对判定节点即数据节点SDAT和基准节点SREF施加电源电压VDD的PMOS晶体管。111是pg与SREF间的开关电路。107是包含将SDAT与SREF的电压差放大到逻辑电平并进行锁存的放大器的判定电路。112是对应于VERIF、SENB信号而输出100的控制信号c、d的控制电路。
[0062]图2是利用本发明的第I实施方式所涉及的电阻变化元件的存储器单元的电路图。在图2示出存储器单元101的构成例。是包含I个NMOS选择元件201和非易失性电阻变化元件202、非易失性电阻变化元件与位线连接的类型。在此与BL_DAT连接。存储器单元的另一方与接地电源连接。图3是利用本发明的第I实施方式所涉及的电阻变化元件的另外存储器单元的电路图。图3示出另外存储器单元101的构成例。是包含I个NMOS选择元件301和非易失性电阻变化元件302、选择元件与位线连接的类型。在此与BL_DAT连接。存储器单元的另一方与接地电源连接。选择元件也可以均是二极管。
[0063]图4是本发明的第I实施方式所涉及的基准单元的电路图。在图4示出基准单元102的构成例。是包含3个匪OS选择元件(401、403、405)和3个固定电阻元件(402:1^€_1^、404:Ref_LR、406: Ref_HR)、固定电阻元件与位线连接的类型。在此与BL_DAT连接。Ref_RR是在读出动作下选择的固定电阻元件，Ref_LR是在低电阻状态的存储器单元的校验动作下选择的固定电阻元件，Ref _HR是在高电阻状态的存储器单元的校验动作下选择的固定电阻元件。所述固定电阻元件(Ref_RR、Ref_LR、Ref_HR)例如由多晶硅膜构成，通过膜的宽度以及长度来调整电阻值。
[0064]各个电阻值是Ref_LR<Ref_RR<Ref_HR的关系。图5是本发明的第I实施方式所涉及的另外基准单元的电路图。是包含3个NMOS选择元件(501、503、505)和3个固定电阻元件(502:Ref_RR、504:Ref_LR、506:Ref_HR)、选择元件与位线连接的类型。与101同样，102的构成可以是图5，另外，选择元件可以是二极管。
[0065]作为本发明的非易失性半导体存储装置的I个方式，可以在基准单元中，至少2个以上的电阻的一端与第三端子或第四端子并联连接，电阻的另一端在对应于第一动作模式或第二动作模式而电阻的一端与第三端子连接时与第四端子电连接，或者在电阻的一端与第四端子连接时与第三端子电连接。
[0066]图6是本发明的第I实施方式所涉及的开关电路的电路图。在图6示出开关电路111的构成。对应于控制信号c来进行使pg和SREF短路或切断的动作。
[0067 ]图7是本发明的第I实施方式所涉及的判定电路的电路图。在图7示出判定电路1 7的构成。SDAT和SREF输入到交叉耦合地连接的CMOS型的差动放大电路，锁存信号LAT是逻辑‘高’电平(以下称作‘H’电平)状态。由此将SDAT、SREF的电压差放大为逻辑电平，通过使LAT延迟的延迟电路801的输出信号而取入到锁存电路802，作为读出放大器输出SAOUT而输出。
[0068]图8是本发明的第I实施方式所涉及的控制电路的电路图。在图8示出控制电路112的构成。对应于SENB、VERIF信号而输出控制信号c、d。控制信号c与开关电路111连接，控制信号d与PMOS晶体管103、104的栅极连接。作为本发明的非易失性半导体存储装置的I个方式，可以在第一晶体管的栅极连接第一控制端子，在开关连接控制开关的短路、切断的第二控制端子，切换第一以及第二控制端子的控制。
[0069]接下来说明读出动作。图9是表示利用本发明的第I实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。将VERIF设定为逻辑‘低’电平(以下称作‘L’电平)，将WLRef_L、WLRef_H设定为非选择电平(在此为‘L’电平)。
[0070]在时刻tl使WLRef_I^PWL过渡到选择电平(在此为‘H’电平)，将SENB设为‘L’电平。由此，控制信号a、b过渡到‘H’电平，d过渡到‘L’电平，PMOS晶体管103、104作为预充电晶体管而动作，开始SDAT、SREF的预充电。这时，控制信号c固定在‘L’电平。
[0071]在时刻12使SENB过渡到‘ H ’电平，控制信号a、b过渡到‘ L ’电平，d过渡到‘ H ’电平，停止预充电。这时，SDAT、SREF成为大致VDD电平。
[0072]在从时刻t2到时刻t3的期间，通过存储器单元101、基准单元102来进行SDAT、SREF和 BL_DAT、BL_REF 的放电。
[0073]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压的降低变得更快。
[0074]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压的降低变得更慢。
[0075]时刻t3设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0076]在时刻t4，将WL、WLRef_lH5为非选择电平，将LAT设为‘L’电平而停止放大器。
[0077]接下来说明确认低电阻化动作后的电阻值的读出动作即低电阻化验证动作(以下称作LR校验动作)。图10是表示利用本发明的第I实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。将VERIF设定为‘H’电平，另外，将WLRef_R、WLRef_H设定为非选择电平。
[0078]在时刻tl使WLRefJjPWL过渡到选择电平，将SENB设为‘L’电平，由此控制信号a、c过渡到‘Η’电平，控制信号d成为高阻抗。通过开关电路111，在从时刻tl到时刻t2的期间，PMOS晶体管103、104的栅极pg成为与SREF同电压。由此PMOS晶体管103、104作为反射镜晶体管而动作，将SDAT、SREF、BL_DAT、BL_REF充电到一定电压。这时，控制信号b固定在‘ L ’电平。[0079 ] 在时刻t2，SDAT、SREF、BL_DAT、BL_REF成为以动作点决定的一定电压电平。
[0080]在从时刻t2到时刻t3的期间，PMOS晶体管103、104作为反射镜晶体管而动作。由此，由于存储器单元101、基准单元102流过同程度的电流，因此因存储器单元与基准单元的电阻差而产生SDAT、SREF的电压差。
[0081]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压变得更低。
[0082]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压变得更尚O
[0083]时刻t3预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0084]在时刻t4，将WL、WLRef_U5为非选择电平，将LAT设为‘L’电平而停止放大器。
[0085]如此，在LR校验动作时，使PMOS晶体管103、104不是作为预充电晶体管动作而是作为反射镜晶体管动作，由此能将时刻t3的定时设定在与读出动作时同等的定时。
[0086]接下来说明确认高电阻化动作后的高电阻状态的读出动作即高电阻化验证动作(以下称作HR校验动作)。图11是表示利用本发明的第I实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。将VERIF设定为‘H’电平，另外，将WLRef_R、WLRef_U5定为非选择电平。
[0087]在时刻tl，使WLRef_H和WL过渡到选择电平，将SENB设为‘L’电平，由此控制信号a、dl渡到‘Η’电平，控制信号d成为高阻抗。通过开关电路111，？103晶体管103、104的栅极?8成为与SREF同电压。由此，PMOS晶体管103、104作为反射镜晶体管而动作，在从时刻tl到时刻t2的期间，将SDAT、SREF、BL_DAT、BL_REF充电到一定电压。这时，控制信号b固定在‘ L’电平。
[0088]在时刻t2，SDAT、SREF、BL_DAT、BL_REF成为以动作点决定的一定电压电平。
[0089]在从时刻t2到时刻t3的期间，PMOS晶体管103、104作为反射镜晶体管而动作。由此，由于存储器单元101、基准单元102流过同程度的电流，因此因存储器单元与基准单元的电阻差而产生SDAT、SREF的电压差。
[0090]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压变得更低。
[0091]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压变得更尚O
[0092]时刻t3预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0093]在时刻t4，将WL、WLRef_H设为非选择电平，将LAT设为‘L’电平而停止放大器。
[0094]作为本发明的非易失性半导体存储装置的I个方式，可以在控制电路中，第一晶体管以及第二晶体管是PMOS晶体管，控制电路进行控制，以使得在第一动作模式下，将第一控制端子设为使第一以及第二晶体管通电，将第二控制端子设定为使开关切断，第一晶体管以及第二晶体管作为对第一端子以及第三端子施加第一电压的预充电晶体管而动作，在第二动作模式下，将第一控制端子设为高阻抗，将第二控制端子设定为使开关短路，从而第一晶体管以及第二晶体管作为对第一端子以及第三端子施加第一电压的反射镜晶体管而动作。另外也可以，具备:存储器单元和基准单元;和根据因对存储器单元和基准单元施加电压而在存储器单元和基准单元中流动的电流差所产生的电压差来判定数据状态的读出电路，在存储器单元连接第一晶体管，在基准单元连接第二晶体管，在第一动作模式下，第一以及第二晶体管作为预充电晶体管而动作，在第二动作模式下，作为反射镜晶体管而动作，切换第一、第二动作模式。
[0095]如此，在HR校验动作时，将PMOS晶体管103、104不是作为预充电晶体管动作而是作为反射镜晶体管动作，由此能将时刻t3的定时设定为与读出动作时同等的定时。
[0096]在本实施方式中，说明了在LR校验动作、HR校验动作双方运用本发明的情况，但也可以仅在某一方运用。例如在PMOS晶体管103、104作为预充电晶体管而动作的情况下，仅运用在时刻t2到时刻t3的时间较短、定时生成困难的LR校验动作时。另一方面，HR校验动作时和读出动作同样地，设为使PMOS晶体管103、104作为预充电晶体管而动作的方式。由此，由于能更加减低作为反射镜晶体管而动作的情况下所需的稳态的存储器单元以及基准电流，因此能减低消耗电流。
[0097]作为本发明的非易失性半导体存储装置的I个方式，存储器单元也可以是电阻变化型的非易失性存储器单元，在通常的读出动作以及改写动作时，进行确认低电阻化动作后的电阻值的读出动作即低电阻化验证动作以及确认高电阻化动作后的高电阻状态的读出动作即高电阻化验证动作，在第一动作模式下进行通常的读出动作，在第二动作模式下进行高电阻化验证动作、低电阻化验证动作当中至少一者的动作。
[0098]另外，开关电路111设置在栅极pg与SREF间，但也可以设置在栅极pg与SDAT间。
[0099]另外，也可以将PMOS晶体管103、104改为匪OS晶体管，在该情况下，通过变更控制电路112，也能得到与本实施方式中的说明相同的效果。
[0100]《第2实施方式》
[0101]在图12到图14示出本发明的第2实施方式的构成。图12是本发明的第2实施方式所涉及的非易失性半导体存储装置的电路图。100是非易失性半导体存储装置的数据I比特的读出单位，若是16比特的数据，则将读出单位并排16个，控制信号等与各读出单位被公共连接。101是存储器单元(电阻变化型非易失性存储器单元)。在本图中，为了简化而记载了配置I个存储器单元101的情况，但在配置多个存储器单元的情况下，以后说明的动作也相同。
[0102]102是基准单元，103和104是用于对判定节点即数据节点SDAT和基准节点SREF施加电压的PMOS晶体管，111是pg与SREF间的开关电路。105和106是在动作时将位线BL_DAT和基准位线BL_REF的电压控制在一定电压的钳位晶体管。107是包含将SDAT与SREF的电压差放大到逻辑电平并进行锁存的放大器的判定电路，114和115是SDAT、SREF的放电晶体管。2012是对应于VERIF、SENB、EQ信号而输出所述100的控制信号c、d的控制电路，108是补偿电路。
[0103]存储器单元101、基准单元102、开关电路111、判定电路107的构成例与实施方式I相同。
[0104]图13是本发明的第2实施方式所涉及的补偿电路的电路图。在图13示出补偿电路108的构成。对应于补偿信号EQ来进行将SDAT和SREF补偿为同电压或切断的动作。
[0105]图14是本发明的第2实施方式所涉及的控制电路的电路图。在图14示出控制电路2012的构成。对应于SENB、EQ、VERIF信号而输出控制信号c、d。
[0106]接下来说明读出动作。图15是表示利用本发明的第2实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。将VERIF设定为‘L’电平，将CLAMP电压设定为一定电压(VCLAMP)。另外，将WLRef_L、WLRef_H设定为非选择电平。EQ设定为‘H’电平。
[0107]在时刻tl，使WLRef_I^PWL过渡到选择电平，将SENB设为‘L’电平，由此控制信号a、b过渡到‘ H ’电平。由此PMOS晶体管103、104作为预充电晶体管而动作，开始SDAT、SREF的预充电。这时，控制信号c固定在‘L’电平。
[0108]在时刻t2，将SENB设为‘H’电平，将EQ设为‘L’电平，由此控制信号a、b过渡到‘L’电平，停止预充电和补偿。这时，SDAT、SREF成为大致VDD电平，若将钳位晶体管105、106的阈值电压设为Vtn，则BL_DAT、BL_REF成为VCLAMP-Vtn的电平。
[0109]在从时刻t2到时刻t3的期间，通过存储器单元101、基准单元102来进行SDAT、SREF和 BL_DAT、BL_REF 的放电。
[0110]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压的降低变得更快。
[0111]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压的降低变得更慢。
[0112]时刻t3预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0113]在时刻t4，将WL、WLRef_lH5为非选择电平，将EQ设为‘H’电平，进行SREF、SDAT的补偿，将LAT设为‘L’电平而停止放大器。
[0114]接下来说明LR校验动作。图16是表示利用本发明的第2实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。将VERIF设定为‘H’电平，将CLAMP电压设定为一定电压(VCLAMP)。另外，将WLRef_R、WLRef_H设定为非选择电平。
[0115]在时刻11，使WLRefU^PWL过渡到选择电平。由此，通过将SENB设为‘ L ’电平，控制信号a、c过渡到‘H’电平，控制信号d成为高阻抗。通过开关电路111，在从时刻tl到时刻t2的期间，PMOS晶体管103、104的栅极pg成为与SREF同电压。由此PMOS晶体管103、104作为反射镜晶体管而动作，将SDAT、SREF、BL_DAT、BL_REF充电到一定电压为止。这时，控制信号b被固定在‘L’电平。
[0116]在时刻t2，将EQ设为‘L’电平而停止补偿。这时，SDAT、SREF成为以动作点决定的一定电压电平，若将钳位晶体管105、106的阈值电压设为Vtn，则BL_DAT、BL_REF成为VCLAMP-Vtn的电平。
[0117]在从时刻t2到时刻t3的期间，PMOS晶体管103、104作为反射镜晶体管而动作。由此，由于存储器单元101、基准单元102流过同程度的电流，因此因存储器单元与基准单元的电阻差而产生SDAT、SREF的电压差。
[0118]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压变得更低。
[0119]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压变得更尚O
[0120]时刻t3预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0121]在时亥Ijt4，将WL、WLRef_U5为非选择电平，将SENB、EQ设为‘H’电平，进行SREF、SDAT的放电和补偿，将LAT设为‘L’电平而停止放大器。
[0122]如此，在LR校验动作时使PMOS晶体管103、104不是作为预充电晶体管动作而是作为反射镜晶体管动作，由此能将时刻t3的定时设定为与读出动作时同等的定时。
[0123]接下来说明HR校验动作。图17是表示利用本发明的第2实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。将VERIF设定为‘H’电平，将CLAMP电压设定为一定电压(VCLAMP)。另外，将WLRef_R、WLRef_L设定为非选择电平。
[0124]在时刻tl，使WLRef_H和WL过渡到选择电平，将SENB设为‘L’电平，由此控制信号a、dl渡到‘Η’电平，控制信号d成为高阻抗。通过开关电路111，？103晶体管103、104的栅极?8成为与SREF同电压，PMOS晶体管103、104作为反射镜晶体管而动作。PMOS晶体管103、104在从时刻11到时刻12的期间将SDAT、SREF、BL_DAT、BL_REF充电到一定电压。这时，控制信号b固定在‘L’电平。
[0125]在时刻t2，将EQ设为‘L’电平而停止补偿。这时，SDAT、SREF成为以动作点决定的一定电压电平，若将钳位晶体管105、106的阈值电压设为Vtn，则BL_DAT、BL_REF成为VCLAMP-Vtn的电平。
[0126]在从时刻t2到时刻t3的期间，PMOS晶体管103、104作为反射镜晶体管而动作，存储器单元101、基准单元102流过同程度的电流。由此，因存储器单元与基准单元的电阻差而产生SDAT、SREF的电压差。
[0127]在存储器单元为低电阻状态(LR)的情况下，SDAT电压变得低于SREF电压。
[0128]在存储器单元为高电阻状态(HR)的情况下，SDAT电压变得高于SREF电压。
[0129]时刻t3预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0130]在时亥Ijt4，将WL、WLRefjH5为非选择电平，将SENB、EQ设为‘H’电平，进行SREF、SDAT的放电和补偿，将LAT设为‘L’电平而停止放大器。
[0131]如此，在HR校验动作时，将PMOS晶体管103、104不是作为预充电晶体管动作而是作为反射镜晶体管动作，由此能将时刻t3的定时设定为与读出动作时同等的定时。
[0132]在本实施方式中，通过放电晶体管、补偿电路而能使第I实施方式所涉及的非易失性半导体存储装置在从时刻tl到时刻t2间高速动作。
[0133]在本实施方式中，说明了在LR校验动作、HR校验动作双方运用本发明的情况，但也可以仅在某一方运用。例如在作为预充电晶体管而动作的情况下，仅在从时刻t2到时刻t3的时间较短、定时生成困难的LR校验动作时运用。另一方面，HR校验动作时与读出动作同样，设为将PMOS晶体管103、104作为预充电晶体管动作的方式。由此，由于能更加减低作为反射镜晶体管而动作的情况下所需的稳态的存储器单元以及基准电流，因此能减低消耗电流。
[0134]另外，开关电路111设置在栅极pg与SREF间，但也可以设置在栅极pg与SDAT间。
[0135]另外，也可以将PMOS晶体管103、104设为匪OS晶体管，在该情况下，通过变更图14所示的控制电路2012，能得到与本实施方式的说明的情况相同的效果。
[0136]《第3实施方式》
[0137]在图18到图20示出本发明的第3实施方式的构成。
[0138]图18是本发明的第3实施方式所涉及的非易失性半导体存储装置的电路图。1300是非易失性半导体存储装置的数据I比特的读出单位，若是16比特的数据，则将读出单位并排16个，控制信号等与各读出单位公共连接。101是存储器单元(电阻变化型非易失性存储器单元)。在本图中，为了简化而记载了配置I个存储器单元101的情况，但在配置多个存储器单元的情况下，以后说明的动作也相同。
[0139]102是基准单元，1303和1304是用于对判定节点即位线BL_DAT和基准位线BL_REF施加电压的PMOS晶体管，1311是pg与BL_REF间的开关电路。107是包含将SDAT与SREF的电压差放大到逻辑电平并进行锁存的放大器的判定电路，1314和1315是SL_DAT、SL_REF的预充电晶体管。1305和1306是SL_DAT、SL_REF的放电晶体管。1312是对应于VERIF、SAEN信号来控制所述1300的控制信号b、c、d的电路。
[0140]存储器单元101、基准单元102以及判定电路107是与第I实施方式中说明的构成同样的构成。
[0141]图19是本发明的第3实施方式所涉及的开关电路的电路图。在图19示出开关电路1311的构成。对应于控制信号c来进行使pg和BL_REF短路或切断的动作。
[0142]图20是本发明的第3实施方式所涉及的控制电路的电路图。在图20示出控制电路1312的构成。对应于SAEN、VERIF信号来控制控制信号b、c、d。
[0143]接下来说明读出动作。图21是表示利用本发明的第3以及第4实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。将VERIF设定为‘L’电平，将WLRef_L、WLRef_H设定为非选择电平。
[0144]由于在时刻t0，SAEN为‘ L’电平，控制信号a、b为‘H’电平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD。
[0145]在时刻11，使WL_Ref_R和WL过渡到选择电平，将SAEN设为‘ H’电平，由此控制信号a、b过渡到‘L’电平，d过渡到‘H’电平，停止预充电，将DIS_SL设为‘H’电平。
[0146]在从时刻tl到时刻t2的期间，SL_REF、SL_DAT通过放电晶体管1305和1306而放电。同时，通过存储器单元101、基准单元102来进行BL_DAT、BL_REF的放电。
[0147]在存储器单元为低电阻状态(LR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更快。
[0148]在存储器单元为高电阻状态(HR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更慢。
[0149]时刻t2被预先设定为BL_DAT与BL_REF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t2，将LAT设为‘ H’电平而起动放大器，对SAOUT输出数据。
[0150]在时刻t3，将WL、WLRef_lH5为非选择电平，将SAEN设为‘L’电平，进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电，将LAT设为‘L’电平而停止放大器。
[0151]接下来说明LR校验动作。图22是表示利用本发明的第3以及第4实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。将VERIF设定为‘H’电平，将WLRef_R、WLRef_H设定为非选择电平。
[0152]由于在时刻t0，SAEN为‘ L’电平，控制信号a、b为‘H’电平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD。
[0153]在时刻tl，使WLRef_UPWL过渡到选择电平，将SAEN设为‘Η’电平。由此，控制信号b过渡到‘L’电平，控制信号c过渡到‘H’电平，控制信号d成为高阻抗。由此PMOS晶体管1303、1304的栅极pg成为与SREF同电压。停止预充电，将DIS_SL设为‘H’电平。这时，控制信号b过渡到‘L’电平。
[0154]在从时刻tl到时刻t2的期间，SL_REF、SL_DAT通过放电晶体管1305和1306而放电。同时，通过存储器单元101、基准单元102来进行BL_DAT、BL_REF的放电。
[0155]在此，PMOS晶体管1303、1304的栅极pg和BL_REF为同电压，PMOS晶体管1303、1304作为反射镜晶体管而动作。由此，存储器单元101、基准单元102由于流过同程度的电流，因此因存储器单元、基准单元的电阻差而产生BL_DAT、BL_REF的电压差。
[0156]在存储器单元为低电阻状态(LR)的情况下，SDAT电压变得低于SREF电压。
[0157]在存储器单元为高电阻状态(HR)的情况下，SDAT电压变得高于SREF电压。
[0158]时刻t2被预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t2，将LAT设为‘ H’电平而起动放大器，对SAOUT输出数据。
[0159]在时刻t3，将WL、WLRef_L设为非选择电平，将SAEN设为‘ L’电平。由此进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电，将LAT设为‘L’电平而停止放大器。
[0160]如此，在LR校验动作时，将PMOS晶体管1303、1304不是作为预充电晶体管动作而是作为反射镜晶体管动作，由此能将时刻t2设定在与读出动作时同等的定时。
[0161]接下来说明HR校验动作。图23是表示利用本发明的第3以及第4实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。将VERIF设定为‘H’电平，将WLRef_R、WLRef_L设定为非选择电平。
[0162]在时亥ljtO，SAEN为‘L’电平，控制信号a、b为‘H’电平。由此，BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD。
[0163]在时刻11，使WLRef_H和WL过渡到选择电平，将SAEN设为‘ H’电平，由此控制信号b过渡到‘L’电平，控制信号c过渡到‘H’电平，控制信号d成为高阻抗。由此PMOS晶体管1303、1304的栅极pg成为与SREF同电压。同时将DIS_SL设为‘H’电平。这时，控制信号b过渡到‘L’电平。
[0164]在从时刻tl到时刻t2的期间，SL_REF、SL_DAT通过放电晶体管1305和1306而放电。同时，通过存储器单元101、基准单元102来进行BL_DAT、BL_REF的放电。
[0165]在此，PMOS晶体管1303、1304的栅极pg和BL_REF为同电压，1303、1304作为反射镜晶体管而动作。由此，由于存储器单元101、基准单元102流过同程度的电流，因此因存储器单元、基准单元的电阻差而产生BL_DAT、BL_REF的电压差。
[0166]在存储器单元为低电阻状态(LR)的情况下，SDAT电压变得低于SREF电压。
[0167]在存储器单元为高电阻状态(HR)的情况下，SDAT电压变得高于SREF电压。
[0168]时刻t2被预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t2，将LAT设为‘ H’电平而起动放大器，对SAOUT输出数据。
[0169]在时刻t3，将WL、WLRef_H设为非选择电平，将SAEN设为‘L’电平，进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电和补偿，将LAT设为‘L’电平而停止放大器。
[0170]如此，在HR校验时，将PMOS晶体管1303、1304不是作为预充电晶体管动作而是作为反射镜晶体管动作，由此能将时刻t2设定为与读出动作时同等的定时。
[0171]在本实施方式中，说明了在LR校验动作、HR校验动作双方运用本发明的情况，但也可以仅在某一方运用。例如在作为预充电晶体管而动作的情况下，仅在从时刻tl到时刻t2的时间较短、定时生成困难的LR校验动作时运用。另一方面，HR校验动作时与读出动作同样地设为将1303、1304作为预充电晶体管动作的方式。由此，由于能更加减低作为反射镜晶体管而动作的情况下的稳态的存储器单元、基准电流，因此能减低消耗电流。
[0172]另外，开关电路1311设置在栅极pg与BL_REF间，但也可以设置在栅极pg与BL_DAT间。
[0173]另外，也可以将PMOS晶体管1303、1304设为匪OS晶体管，在该情况下，通过变更控制电路1312，也能得到与本实施方式中的说明相同的效果。
[0174]《第4实施方式》
[0175]在图24到图25示出本发明的第4实施方式的构成。图24是本发明的第4实施方式所涉及的非易失性半导体存储装置的电路图。1300是非易失性半导体存储装置的数据I比特的读出单位，若是16比特的数据，则将读出单位并排16个，控制信号等与各读出单位公共连接。101是存储器单元(电阻变化型非易失性存储器单元)。在本图中，为了简化而记载了配置I个存储器单元101的情况，但在配置多个存储器单元的情况下，以后说明的动作也相同。
[0176]102是基准单元，1303和1304是用于对判定节点即位线BL_DAT和基准位线BL_REF施加电压的PMOS晶体管。1311是pg与BL_REF间的开关电路。1305和1306是将源极线SL_DAT和基准源极线SL_REF放电的匪OS晶体管。107是包含将SDAT与SREF的电压差放大到逻辑电平并进行锁存的放大器的判定电路。1314和1315是SL_DAT、SL_REF的预充电晶体管，1312是对应于VERIF、SAEN信号来控制所述1300的控制信号b、c、d的电路。
[0177]存储器单元101、基准单元102以及判定电路107是与第I实施方式中说明的构成同样的构成。
[0178]图25是本发明的第4实施方式所涉及的补偿电路的电路图。在图25示出补偿电路1308的构成。对应于补偿信号EQ来进行将BL_DAT和BL_REF补偿为同电压或切断的动作。
[0179]接下来说明读出动作。图21是表示利用本发明的第3以及第4实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。将VERIF设定为‘L’电平，将WLRef_L、WLRef_H设定为非选择电平。
[0180]在时亥ljtO，SAEN为‘L’电平，控制信号a、b为‘H，电平。由此，BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD。
[0181]在时刻11，使WL_Ref_R和WL过渡到选择电平，将SAEN设为‘ H’电平，由此控制信号a、b过渡到‘L’电平。同时将EQ设为‘L’电平，停止预充电和补偿，将DIS_SL设为‘H’电平。
[0182]在从时刻tl到时刻t2的期间，SL_REF、SL_DAT通过放电晶体管1305和1306而放电。同时，通过存储器单元101、基准单元102来进行BL_DAT、BL_REF的放电。
[0183]在存储器单元为低电阻状态(LR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更快。
[0184]在存储器单元为高电阻状态(HR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更慢。
[0185]时刻t2被预先设定为BL_DAT与BL_REF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t2，将LAT设为‘ H’电平而起动放大器，对SAOUT输出数据。
[0186]在时刻t3，将WL、WLRef_lH5为非选择电平，将SAEN设为‘ L’电平，将EQ设为‘H’电平。由此进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电和补偿，将LAT设为‘ L ’电平而停止放大器。
[0187]接下来说明LR校验动作。图22是表示利用本发明的第3以及第4实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。将VERIF设定为‘H’电平，将WLRef_R、WLRef_H设定为非选择电平。
[0188]由于在时刻t0，SAEN为‘ L’电平，控制信号a、b为‘H’电平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD。
[0189]在时刻11，使WLRef立和乳过渡到选择电平，将SAEN设为‘ H’电平，由此控制信号b过渡到‘L’电平，控制信号c过渡到‘H’电平。由此PMOS晶体管1303、1304的栅极pg成为与SREF同电压。同时将EQ设为‘ L ’电平，停止预充电和补偿，将DIS_SL设为‘ H’电平。这时，控制信号b过渡到‘L’电平。
[0190]在从时刻tl到时刻t2的期间，SL_REF、SL_DAT通过放电晶体管1305和1306而放电。同时，通过存储器单元101、基准单元102来进行BL_DAT、BL_REF的放电。
[0191]在此，PMOS晶体管1303、1304的栅极pg和BL_REF为同电压，PMOS晶体管1303、1304作为反射镜晶体管而动作。由此，由于存储器单元101、基准单元102流过同程度的电流，因此因存储器单元、基准单元的电阻差而产生BL_DAT、BL_REF的电压差。
[0192]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压变得更低。
[0193]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压变得更尚O
[0194]时刻t2被预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t2，将LAT设为‘ H’电平而起动放大器，对SAOUT输出数据。
[0195]在时刻t3，将WL、WLRef为非选择电平，将SAEN设为‘ L’电平，将EQ设为‘H’电平。由此进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电和补偿，将LAT设为‘ L ’电平而停止放大器。
[0196]如此，在LR校验动作时，将PMOS晶体管1303、1304不是作为预充电晶体管动作而是作为反射镜晶体管动作，由此能将时刻t2设定在与读出动作时同等的定时。
[0197]接下来说明HR校验动作。图23是表示利用本发明的第3以及第4实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。将VERIF设定为‘H’电平，将WLRef_R、WLRef_L设定为非选择电平。
[0198]由于在时刻t0，SAEN为‘ L’电平，控制信号a、b为‘H’电平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD。
[0199]在时刻11，使WLRef_H和WL过渡到选择电平，将SAEN设为‘H’电平。由此，控制信号b过渡到‘L’电平，控制信号c过渡到‘H’电平，PMOS晶体管1303、1304的栅极pg成为与SREF同电压。同时将EQ设为‘ L ’电平，停止预充电和补偿，将DI S_SL设为‘ H ’电平。这时，控制信号b过渡到‘L’电平。
[0200]在从时刻tl到时刻t2的期间，SL_REF、SL_DAT通过放电晶体管1305和1306被放电。同时，通过存储器单元101、基准单元102来进行BL_DAT、BL_REF的放电。
[0201]在此，PMOS晶体管1303、1304的栅极pg和BL_REF为同电压，PMOS晶体管11303、1304作为反射镜晶体管而动作。由此，存储器单元101、基准单元102由于流过同程度的电流，因此因存储器单元、基准单元的电阻差而产生BL_DAT、BL_REF的电压差。
[0202]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压变得更低。
[0203]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压变得更尚O
[0204]时刻t2被预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t2，将LAT设为‘ H’电平而起动放大器，对SAOUT输出数据。
[0205]在时亥Ijt3，将WL、WLRef_H设为非选择电平，将SAEN设为‘L’电平，将EQ设为‘H’电平。由此进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电和补偿，将LAT设为‘ L ’电平而停止放大器。
[0206]如此，在HR校验时，将PMOS晶体管1303、1304不是作为预充电晶体管动作而是作为反射镜晶体管动作，由此能将时刻t2设定为与读出动作时同等的定时。
[0207]在本实施方式中，通过放电晶体管、补偿电路而能使第3实施方式所涉及的非易失性半导体存储装置更高速动作。
[0208]在本实施方式中，说明了在LR校验动作、HR校验动作双方运用本发明的情况，但也可以仅在某一方运用。例如在作为预充电晶体管而动作的情况下，仅在从时刻tl到时刻t2的时间较短、定时生成困难的LR校验动作时运用。另一方面，HR校验动作时与读出动作同样地设为将1303、1304作为预充电晶体管动作的方式。由此，由于能更加减低作为反射镜晶体管而动作的情况下的稳态的存储器单元、基准电流，因此能减低消耗电流。
[0209]另外，开关电路1311设置在栅极pg与BL_REF间，但也可以设置在栅极pg与BL_DAT间。
[0210]另外，也可以将PMOS晶体管1303、1304改为匪OS晶体管，在该情况下，通过变更控制电路1312，也能得到与本实施方式中的说明相同的效果。
[0211]《第5实施方式》
[0212]在图26和图27中示出本发明的第5实施方式的构成。图26是本发明的第5实施方式所涉及的非易失性半导体存储装置的电路图。101是存储器单元(电阻变化型非易失性存储器单元)。在本图中，为了简化而记载了配置I个存储器单元101的情况，但在配置多个存储器单元的情况下，以后说明的动作也相同。
[0213]102是基准单元，2003和2004是进行判定节点即数据节点SDAT和基准节点SREF的预充电的PMOS晶体管。105和106是将位线BL_DAT和基准位线BL_REF的电压控制在一定电压的钳位晶体管。107是包含将SDAT与SREF的电压差放大到逻辑电平并进行锁存的放大器的判定电路，2011是对应于READ、VERIF_LR、VERIF_HR的信号来选择输出CLAMP电压的电路。
[0214]存储器单元101、基准单元102以及判定电路107、补偿电路108是与第I实施方式中说明的构成同样的构成。
[0215]图27是本发明的第5实施方式所涉及的钳位电压切换电路的电路图。在图27示出钳位电压切换电路2011的构成。是对应于READ、VERIF_LR、VERIF_HR的信号而分别选择性输出钳位电压VCLAMP_VH、VCLAMP_VR、VCLAMP_VL的电路。各个电压关系是VCLAMP_VH >VCLAMP_VR>VCLAMP_VL。
[0216]作为本发明的非易失性半导体存储装置的I个方式，也可以输入到第一电路的信号与至少2个以上串联连接的电阻的任意者的电阻的端子连接。
[0217]接下来说明读出动作。图28是表示利用本发明的第5以及第6实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。将READ设定为‘H’电平，将VERIF_LR设定为‘L’电平，将VERIF_HR设定为‘ L’电平，将CLAMP电压设定为一定电压(VCLAMP_VR)。另外，将WLRef_L、WLRef_H设定为非选择电平。
[0218]在时刻11，使WLRef_I^PWL过渡到选择电平，将PREB设为‘ L ’电平，由此开始SDAT、SREF、BL_DAT、BL_RED 的预充电。
[0219]在时刻t2，将PREB设为‘H’电平，停止预充电。这时，SDAT、SREF成为大致VDD电平，若将钳位晶体管105、106的阈值电压设为Vtn，则BL_DAT、BL_REF成为VCLAMP_VR-Vtn的电平。
[0220]在从时刻t2到时刻t3的期间，通过存储器单元101、基准单元102来进行SDAT、SREF和 BL_DAT、BL_REF 的放电。
[0221]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压的降低变得更快。
[0222]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压的降低变得更慢。
[0223]时刻t3预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0224]在时刻t4，将WL、WLRef_lH5为非选择电平，将LAT设为‘L’电平而停止放大器。
[0225]接下来说明LR校验动作。图29是表示利用本发明的第5以及第6实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。将READ设定为‘ L’电平，将VERIF_LR设定为‘H’电平，将VERIF_HR设定为‘L’电平，将CLAMP电压设定为一定电压(VCLAMP_VL)。另夕卜，将WLRef_R、WLRef_H设定为非选择电平。
[0226]在时刻tl，使WLRefJ^PWL过渡到选择电平，将PREB设为‘L’电平，由此开始SDAT、SREF、BL_DAT、BL_REF 的预充电。
[0227]在时刻t2，将PREB设为‘H’电平，停止预充电。这时，SDAT、SREF成为大致VDD电平，若将钳位晶体管105、106的阈值电压设为Vtn，则BL_DAT、BL_REF成为VCLAMP_VL-Vtn的电平。
[0228]在从时刻t2到时刻t3的期间，通过存储器单元101、基准单元102来进行SDAT、SREF和 BL_DAT、BL_REF 的放电。
[0229]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压的降低变得更快。
[0230]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压的降低变得更慢。
[0231 ] 这时，调整VCLAMP_VL的电压，以使SREF的降低速度变得与读出动作时的SREF的降低速度大致相等。为此能使时刻t3的定时与读出动作相同。
[0232]在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0233]在时刻t4，将WL、WL_Ref_U5为非选择电平，将LAT设为‘L’电平而停止放大器。
[0234]接下来说明HR校验动作。图30是表示利用本发明的第5以及第6实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。将READ设定为‘ L’电平，将VERIF_LR设定为‘L’电平，将VERIF_HR设定为‘H’电平，将CLAMP电压设定为一定电压(VCLAMPJH)t3S夕卜，将WLRef_R、WLRef_L设定为非选择电平。
[0235]在时刻tl，使WLRef_H和WL过渡到选择电平，将PREB设为‘L’电平，由此开始SDAT、SREF、BL_DAT、BL_REF 的预充电。
[0236]在时刻t2，将PREB设为‘H’电平，停止预充电。这时，SDAT、SREF成为大致VDD电平，若将钳位晶体管105、106的阈值电压设为Vtn，则BL_DAT、BL_REF成为VCLAMP_VH_Vtn的电平。
[0237]在从时刻t2到时刻t3的期间，通过存储器单元101、基准单元102来进行SDAT、SREF和 BL_DAT、BL_REF 的放电。
[0238]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压的降低变得更快。
[0239]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压的降低变得更慢。
[0240]这时，调整VCLAMP_VH的电压，以使SREF的降低速度变得与读出动作时的SREF的降低速度大致相等。为此能使时刻t3的定时与读出动作相同。
[0241 ]在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0242]在时刻t4，将WL、WLRef_H设为非选择电平，将LAT设为‘L’电平而停止放大器。
[0243]在本实施方式中，说明了在LR校验动作、HR校验动作双方运用本发明的情况，但也可以仅在任意一方运用，例如在现有构成中，仅在从时刻t2到时刻t3时间较短、定时生成困难的LR校验动作时运用。通过不在需要将BL_DAT、BL_REF设定为高电压、消耗电流增加的HR校验动作中运用，从而有能减低校验动作的消耗电流的效果。
[0244]作为本发明的非易失性半导体存储装置的I个方式，具备:至少具备第一端子和第二端子的存储器单元;至少具备第三端子和第四端子的基准单元;和与数据节点以及基准节点连接的读出电路，具备第一电路，其连接数据节点和第一晶体管，连接基准节点和第二晶体管，通过输入的信号来控制第一端子与第二端子之间的电压以及第三端子与第四端子之间的电压。另外可以，第二端子和第四端子与第二电源连接，第一电路是源极与第一端子连接、漏极与数据节点连接的匪OS晶体管;源极与第三端子连接、漏极与基准节点连接的NMOS晶体管;源极与第二电源连接、漏极与数据节点连接的PMOS晶体管;和源极与第二电源连接、漏极与基准节点连接的PMOS晶体管。另外，所述第一电路所控制的电压也可以在通常的读出动作和非易失性存储器单元的改写动作时的完成判定动作即验证动作中不同。另外也可以，存储器单元是电阻变化型的非易失性存储器单元，作为校验动作，进行确认低电阻化动作后的电阻值的读出动作即低电阻化验证动作以及确认高电阻化动作后的高电阻状态的读出动作即高电阻化验证动作，在低电阻化验证动作、高电阻化验证动作中第一电路所控制的电压不同。
[0245]《第6实施方式》
[0246]在图31示出本发明的第6实施方式的构成。图31是本发明的第6实施方式所涉及的非易失性半导体存储装置的电路图。2300是非易失性半导体存储装置的数据I比特的读出单位，若是16比特的数据，则将读出单位并排16个，控制信号等与各读出单位公共连接。101是存储器单元(电阻变化型非易失性存储器单元)。在本图中，为了简化而记载了配置I个存储器单元101的情况，但在配置多个存储器单元的情况下，以后说明的动作也相同。
[0247]102是基准单元，2003和2004是进行判定节点即数据节点SDAT和基准节点SREF的预充电的PMOS晶体管。105和106是将位线BL_DAT和基准位线BL_REF的电压控制在一定电压的钳位晶体管。107是包含将SDAT与SREF的电压差放大到逻辑电平并进行锁存的放大器的判定电路。2011是对应于READ、VERIF_LR、VERIF_HR的信号来选择输出CLAMP电压的电路，108是补偿电路。
[0248]存储器单元101、基准单元102以及判定电路107、补偿电路108是与第2实施方式中说明的构成同样的构成。
[0249]在图27示出2011的构成。是对应于READ、VERIF_LR、VERIF_HR的信号而分别选择性输出钳位电压VCLAMP_VH、VCLAMP_VR、VCLAMP_VL的电路。各个电压关系是VCLAMP_VH >VCLAMP_VR>VCLAMP_VL。
[0250]接下来说明读出动作。图28是表示利用本发明的第5以及第6实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。将READ设定为‘H’电平，将VERIF_LR设定为‘ L’电平，将VERIF_HR设定为‘ L’电平，将CLAMP电压设定为一定电压(CLAMP_VR)。另外，将WLRef_L、WLRef_H设定为非选择电平。
[0251]在时刻tl，使WLRef_I^PWL过渡到选择电平，将PREB设为‘L’电平，由此开始SDAT、SREF、BL_DAT、BL_RED 的预充电。
[0252]在时刻t2，将PREB设定为‘H’电平，将EQ设定为‘L’电平，停止预充电和补偿。这时，SDAT、SREF成为大致VDD电平，若将钳位晶体管105、106的阈值电压设为Vtn，则BL_DAT、BL_REF 成为 VCLAMP_VR-Vtn 的电平。
[0253]在从时刻t2到时刻t3的期间，通过存储器单元101、基准单元102来进行SDAT、SREF和 BL_DAT、BL_REF 的放电。
[0254]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压的降低变得更快。
[0255]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压的降低变得更慢。
[0256]时刻t3预先设定在SDAT与SREF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0257]在时刻t4，将WL、WLRef_lH5为非选择电平，将EQ设为‘H’电平，进行SREF、SDAT的补偿，将LAT设为‘L’电平而停止放大器。
[0258]接下来说明LR校验动作。图29是表示利用本发明的第5以及第6实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。将READ设定为‘ L’电平，将VERIF_LR设定为‘H’电平，将VERIF_HR设定为‘L’电平，将CLAMP电压设定为一定电压(VCLAMP_VL)。另夕卜，将WLRef_R、WLRef_H设定为非选择电平。
[0259]在时刻tl，使WLRefJ^PWL过渡到选择电平，将PREB设为‘L’电平，由此开始SDAT、SREF、BL_DAT、BL_REF 的预充电。
[0260]在时刻t2，将PREB设定为‘H’电平，将EQ设定为‘L’电平，停止预充电和补偿。这时，SDAT、SREF成为大致VDD电平，若将钳位晶体管105、106的阈值电压设为Vtn，则BL_DAT、BL_REF 成为 VCLAMP_VL-Vtn 的电平。
[0261]在从时刻t2到时刻t3的期间，通过存储器单元101、基准单元102来进行SDAT、SREF和 BL_DAT、BL_REF 的放电。
[0262]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压的降低变得更快。
[0263]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压的降低变得更慢。
[0264]这时，调整VCLAMP_VL的电压，以使SREF的降低速度变得与读出动作时的SREF的降低速度大致相等。为此能使时刻t3的定时与读出动作相同。
[0265]在时刻t3，将LAT设为‘Η’电平而起动放大器，对SAOUT输出数据。
[0266]在时刻t4，将WL、WL_Ref_U5为非选择电平，将EQ设为‘Η’电平，进行SREF、SDAT的补偿，将LAT设为‘L’电平而停止放大器。
[0267]接下来说明HR校验动作。图30是表示利用本发明的第5以及第6实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。将READ设定为‘ L’电平，将VERIF_LR设定为‘L’电平，将VERIF_HR设定为‘H’电平，将CLAMP电压设定为一定电压(VCLAMPJH)t3S夕卜，将WLRef_R、WLRef_L设定为非选择电平。
[0268]在时刻tl，使WLRef_H和WL过渡到选择电平，将PREB设为‘L’电平，由此开始SDAT、SREF、BL_DAT、BL_REF 的预充电。
[0269]在时刻t2，将PREB设定为‘H’电平，将EQ设定为‘L’电平，停止预充电和补偿。这时，SDAT、SREF成为大致VDD电平，若将钳位晶体管105、106的阈值电压设为Vtn，则BL_DAT、BL_REF 成为 VCLAMP_VH-Vtn 的电平。
[0270]在从时刻t2到时刻t3的期间，通过存储器单元101、基准单元102来进行SDAT、SREF和 BL_DAT、BL_REF 的放电。
[0271]在存储器单元为低电阻状态(LR)的情况下，相比于SREF电压而SDAT电压的降低变得更快。
[0272]在存储器单元为高电阻状态(HR)的情况下，相比于SREF电压而SDAT电压的降低变得更慢。
[0273]这时，调整VCLAMP_VH的电压，以使SREF的降低速度变得与读出动作时的SREF的降低速度大致相等。为此能使时刻t3的定时与读出动作相同。
[0274]在时刻t3，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0275]在时刻t4，将WL、WLRef_H设为非选择电平，将EQ设为‘H’电平，进行SREF、SDAT的补偿，将LAT设为‘L’电平而停止放大器。
[0276]在本实施方式中，通过放电晶体管、补偿电路而能使第5实施方式所涉及的非易失性半导体存储装置更高速动作。
[0277]在本实施方式中，说明了在LR校验动作、HR校验动作双方运用本发明的情况，但也可以仅在某一方运用。例如在现有构成中，仅在从时刻t2到时刻t3时间较短、定时生成困难的LR校验动作时运用。另一方面，通过不在需要将BL_DAT、BL_REF设定为高电压、消耗电流增加的HR校验动作中运用，从而有能减低校验动作的消耗电流的效果。
[0278]《第7实施方式》
[0279]在图32到图33示出本发明的第7实施方式的构成。图32是本发明的第7实施方式所涉及的非易失性半导体存储装置的电路图。2500是非易失性半导体存储装置的数据I比特的读出单位，若是16比特的数据，则将读出单位并排16个，控制信号等与各读出单位公共连接。101是存储器单元(电阻变化型非易失性存储器单元)。在本图中，为了简化而记载了配置I个存储器单元101的情况，但在配置多个存储器单元的情况下，以后说明的动作也相同。
[0280]102是基准单元，2503和2504是进行判定节点即位线BL_DAT、基准位线BL_REF的预充电的PMOS晶体管。2512和2513是进行源极线SL_DAT、基准源极线SL_REF的预充电的PMOS晶体管。2505和2506是将源极线SL_DAT和基准源极线SL_REF的电压控制在一定电压的钳位晶体管。2509和2510是将源极线SL_DAT和基准源极线SL_REF放电的NMOS晶体管。107是包含将BL_DAT与BL_REF的电压差放大到逻辑电平并进行锁存的放大器的判定电路。2511是对应于READ、VERIF_LR、VERIF_HR的信号而选择输出CLAPM电压的电路。
[0281]存储器单元101、基准单元102以及判定电路107是与第I实施方式中说明的构成同样的构成。
[0282]图33是本发明的第7实施方式所涉及的钳位电压切换电路的电路图。在图33示出钳位电压切换电路2511的构成。是对应于READ、VERIF_LR、VERIF_HR的信号而分别选择性输出钳位电压VCLAMP_VH、VCLAMP_VR、VCLAMP_VL的电路。各个电压关系是VCLAMP_VLP >VCLAMP_VRP>VCLAMP_VHP。
[0283]接下来说明读出动作。图34是表示利用本发明的第7以及第8实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。将READ设定为‘H’电平，将VERIF_LR设定为‘L’电平，将VERIF_HR设定为‘ L’电平，将CLAMP电压设定为一定电压(CLAMP_VRP)。另外，将WLRef_L、WLRef_H设定为非选择电平。
[0284]由于在时刻t0，PREB为‘ L ’电平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD0
[0285]在时刻tl，使WLRef_I^PWL过渡到选择电平，将PREB设为‘Η’电平，停止预充电，将DIS_SL设为‘H’电平。在从时刻tl到时刻t2的期间，将钳位晶体管2505、2506的阈值电压的绝对值设为Vtp。SL_REF、SL_DAT过渡到CLAMP_VRP+Vtp的电平，通过存储器单元11、基准单元102而进行BL_DAT、BL_REF的放电。
[0286]在存储器单元为低电阻状态(LR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更快。
[0287]在存储器单元为高电阻状态(HR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更慢。
[0288]时刻t2被预先设定在BLDAT与BL_REF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t2，将LAT设为‘ H’电平而起动放大器，对SAOUT输出数据。
[0289]在时刻t3，将WL、WLRef_lH5为非选择电平，将PREB设为‘L’电平，进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电，将LAT设为‘L’电平而停止放大器。
[0290]接下来说明LR校验动作。图35是表示利用本发明的第7以及第8实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。将READ设定为‘ L’电平，将VERIF_LR设定为‘H’电平，将VERIF_HR设定为‘L’电平，将CLAMP电压设定为一定电压(CLAMPJLP)t3S夕卜，将WLRef_R、WLRef_H设定为非选择电平。
[0291]由于在时刻t0，PREB为‘ L ’电平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD0
[0292]在时刻tl，使WLRef_U^WL过渡到选择电平，将PREB设为‘Η’电平，停止预充电，将DIS_SL设为‘Η’电平。
[0293]在从时刻tl到时刻t2的期间，将钳位晶体管2505、2506的阈值电压的绝对值设为VtP<3SL_REF、SL_DAT过渡到CLAMP_VLP+Vtp的电平，通过存储器单元101、基准单元102来进行 BL_DAT、BL_REF 的放电。
[0294]在存储器单元为低电阻状态(LR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更快。
[0295]在存储器单元为高电阻状态(HR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更慢。
[0296]这时，调整CLAMP_VLP的电压，以使BL_REF的降低速度变得与读出动作的情况下的BL_REF电压的降低速度大致相等。为此能将时刻t2的定时设定得与读出动作相同。
[0297]在时刻t2，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0298]在时刻t3，将WL、WLRef_U5为非选择电平，将PREB设为‘L’电平，进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电，将LAT设为‘L’电平而停止放大器。
[0299]接下来说明HR校验动作。图36是表示利用本发明的第7以及第8实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。将READ设定为‘ L’电平，将VERIF_LR设定为‘ L’电平，将VERIF_HR设定为‘H’电平，将CLAMP电压设定为一定电压(CLAMP_VHP)。另夕卜，将WLRef_R、WLRef_L设定为非选择电平。
[0300]由于在时刻切，？1^8为‘1/电平，因此此_041'、81^_1^?、51^^1'、51^_1^?被预充电到VDD0
[0301]在时亥Ijtl，使WLRef_UPWL过渡到选择电平，将PREB设为‘H’电平，停止预充电和补偿，将DIS_SL设为‘H’电平。
[0302]在从时刻11到时刻t2的期间，将钳位晶体管2905、2906的阈值电压设为Vtp。SL_REF、SL_DAT过渡到CLAMP_VHP+Vtp的电平，通过存储器单元101、基准单元102来进行BL_DAT、BL_REF 的放电。
[0303]在存储器单元为低电阻状态(LR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更快。
[0304]在存储器单元为高电阻状态(HR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更慢。
[0305]这时，调整CLAMP_VHP的电压，以使BL_REF的降低速度变得与读出动作的情况下的BL_REF电压的降低速度大致相等。为此能将时刻t2的定时设定得与读出动作相同。
[0306]在时刻t2，对将LAT设为‘H’电平而进行放大器的起动的SAOUT输出数据。
[0307]在时刻t3，将WL、WLRef_H设为非选择电平，将PREB设为‘L’电平，进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电，将LAT设为‘L’电平而停止放大器。
[0308]第二端子和第四端子与第二电源连接，第一电路可以是漏极与第一端子连接、源极与第三电源连接的PMOS晶体管;漏极与第三端子连接、源极与第三电压连接的PMOS晶体管；源极与第三电压连接、漏极与数据节点连接的PMOS晶体管；和源极与第三电压连接、漏极与基准节点连接的PMOS晶体管。
[0309]《第8实施方式》
[0310]在图37至图39示出本发明的第8实施方式的构成。图37是本发明的第8实施方式所涉及的非易失性半导体存储装置的电路图。2500是非易失性半导体存储装置的数据I比特的读出单位，若是16比特的数据，则将读出单位并排16个，控制信号等公共连接。101是存储器单元(电阻变化型非易失性存储器单元)。在本图中，为了简化而记载了配置I个存储器单元101的情况，但在配置多个存储器单元的情况下，以后说明的动作也相同。
[0311]102是基准单元，2503和2504是进行判定节点即位线BL_DAT、基准位线BL_REF的预充电的PMOS晶体管。2512和2513是进行源极线SL_DAT、基准源极线SL_REF的预充电的PMOS晶体管。2505和2506是将源极线SL_DAT和基准源极线SL_REF的电压控制在一定电压的钳位晶体管。2509和2510是将源极线SL_DAT和基准源极线SL_REF放电的NMOS晶体管。107是包含将BL_DAT与BL_REF的电压差放大到逻辑电平并进行锁存的放大器的判定电路。2511是对应于READ、VERIF_LR、VERIF_HR的信号来选择输出CLAPM电压的电路，2508和2514是补偿电路。
[0312]存储器单元101、基准单元102以及判定电路107是与第I实施方式中说明的构成同样的构成。
[0313]图38是本发明的第8实施方式所涉及的补偿电路的电路图。在图38示出补偿电路2508的构成。对应于补偿信号EQ来进行将BL_DAT和BL_REF补偿为同电压或切断的动作。
[0314]图39是本发明的第8实施方式所涉及的补偿电路的电路图。在图39示出补偿电路2514的构成。对应于补偿信号EQ_S来进行将SL_DAT和SL_REF补偿为同电压或切断的动作。
[0315]接下来在图34示出读出动作。将READ设定为‘H’电平，将VERIF_LR设定为‘L’电平，将VERIF_HR设定为‘L’电平，将CLAMP电压设定为一定电压(CLAMP_VRP)。另外，将EQ、EQ_SS定为‘Η’电平，将WLRef_L、WLRef_H设定为非选择电平。
[0316]由于在时刻t0，PREB为‘ L ’ 电平，EQ为 ‘ H ’ 电平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD。
[0317]在时亥Ijtl，使WLRef_I^PWL过渡到选择电平，将PREB设为‘Η’电平，将EQ设为‘L’电平，停止预充电和补偿，将DIS_SL设为‘Η’电平。EQ_S保持‘H’电平，不停止SL_DAT和SL_REF的补偿。
[0318]在从时刻11到时刻t2的期间，将钳位晶体管2505、2506的阈值电压设为Vtp。SL_REF、SL_DAT过渡到CLAMP_VRP+Vtp的电平。由此通过存储器单元101、基准单元102来进行BL_DAT、BL_REF 的放电。
[0319]在存储器单元为低电阻状态(LR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更快。
[0320]在存储器单元为高电阻状态(HR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更慢。
[0321]时刻t2被设定在BLDAT与BL_REF的电压差变得大于107的放大器的放大极限电压的定时。在时刻t2，将LAT设为‘ H’电平而起动放大器，对SAOUT输出数据。
[0322]在时亥Ijt3，将WL、WLRef_lU5为非选择电平，将PREB设为‘L’电平，将EQ、EQ_S设为‘H’电平。由此进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电和补偿，将LAT设为‘ L’电平而停止放大器。
[0323]接下来说明LR校验动作。图35是表示利用本发明的第7以及第8实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。将READ设定为‘ L’电平，将VERIF_LR设定为‘H’电平，将VERIF_HR设定为‘L’电平，将CLAMP电压设定为一定电压(CLAMPJLP)t3S夕卜，将EQ、EQ_S设定为‘H’电平，将WLRef_R、WLRef_H设定为非选择电平。
[0324]由于在时刻t0，PREB为‘ L ’ 电平，EQ为 ‘ H ’ 电平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD。
[0325]在时刻tl，使WLRefJjPWL过渡到选择电平，将PREB设为‘Η’电平，将EQ、EQ_S设为‘L’电平。由此停止预充电和补偿，将DIS_SL设为‘H’电平。EQ_S保持‘H’电平，不停止SL_DAT和SL_REF的补偿。
[0326]在从时刻11到时刻t2的期间，将钳位晶体管2505、2506的阈值电压设为Vtp。SL_REF、SL_DAT过渡到CLAMP_VLP+Vtp的电平，通过存储器单元101、基准单元102来进行BL_DAT、BL_REF 的放电。
[0327]在存储器单元为低电阻状态(LR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更快。
[0328]在存储器单元为高电阻状态(HR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更慢。
[0329]这时，调整CLAMP_VLP的电压，以使BL_REF的降低速度变得与读出动作的情况下的BL_REF电压的降低速度大致相等。为此能将时刻t2的定时设定得与读出动作相同。
[0330]在时刻t2，将LAT设为‘H’电平而起动放大器，对SAOUT输出数据。
[0331]在时亥Ijt3，将WL、WLRef_U5为非选择电平，将PREB设为‘L’电平，将EQ、EQ_S设为‘H’电平。由此进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电和补偿，将LAT设为‘ L’电平而停止放大器。
[0332]接下来说明HR校验动作。图36是表示利用本发明的第7以及第8实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。将READ设定为‘ L’电平，将VERIF_LR设定为‘ L’电平，将VERIF_HR设定为‘H’电平，将CLAMP电压设定为一定电压(CLAMP_VHP)。另夕卜，将EQ、EQ_S设定为‘H’电平，将WLRef_R、WLRef_L设定为非选择电平。
[0333]由于在时刻t0，PREB为‘L’ 电平，EQ、EQ_S* ‘H’ 电平，因此BL_DAT、BL_REF、SL_DAT、SL_REF被预充电到VDD。
[0334]在时刻tl，使WLRefJ^PWL过渡到选择电平，将PREB设为‘Η’电平，将EQSSH平。由此停止预充电和补偿，将DIS_SL设为‘Η’电平。EQ、EQ_S保持‘Η’电平，不停止SL_DAT和SL_REF的补偿。
[0335]在从时刻11到时刻t2的期间，将钳位晶体管2905、2906的阈值电压设为Vtp。SL_REF、SL_DAT过渡到CLAMP_VHP+Vtp的电平，通过存储器单元101、基准单元102来进行BL_DAT、BL_REF 的放电。
[0336]在存储器单元为低电阻状态(LR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更快。
[0337]在存储器单元为高电阻状态(HR)的情况下，相比于BL_REF电压而BL_DAT电压的降低变得更慢。
[0338]这时，调整CLAMP_VHP的电压，以使BL_REF的降低速度变得与读出动作的情况下的BL_REF电压的降低速度大致相等。为此能将时刻t2的定时设定得与读出动作相同。
[0339]若在时刻t2进行放大器的起动，则对SAOUT输出数据。
[0340]在时亥Ijt3，将WL、WLRefjH5为非选择电平，将PREB设为‘L’电平，将EQ、EQ_S设为‘H’电平。由此进行BL_DAT、BL_REF、SL_DAT、SL_REF的预充电和补偿，将LAT设为‘ L’电平而停止放大器。
[0341]在本实施方式中，通过放电晶体管、补偿电路而能使第7实施方式所涉及的非易失性半导体存储装置更高速动作。
[0342]在以上的第I到第8实施方式中，说明了作为存储器单元而使用电阻变化型非易失性存储器单元(ReRAM)的构成，但还能运用在具备通过探测在存储器单元的两端流动的电流来判定数据的读出电路的非易失性半导体存储装置中。除了上述以外，还能在磁阻变化型存储器(MRAM:Magnetoresistive Random Access Memory，磁阻变化型随机存取存储器)、相变化型非易失性存储器(PRAM:Phase Change Random Access Memoory，相变化型随机存取存储器)以及闪速存储器中运用。
[0343]另外，针对单个的控制电路112而连接的读出单位100既可以是单个，也可以是多个。针对单个的控制电路112而连接的读出单位100越多则越能节省非易失性半导体存储装置整体的控制电路112。
[0344]产业上的利用可能性
[0345]本发明所涉及的非易失性半导体存储装置即使除了读出动作以外还需要校验动作等大的范围的判定电流下的动作，也能使放大定时大致相同，也能兼顾读出动作的高速性、判定精度，在通过判定在数据判定时的存储器单元中流动的电流量来存储数据状态的存储器中有用。
[0346]标号的说明
[0347]101存储器单元
[0348]102基准单元
[0349]107判定电路
[0350]108补偿电路
[0351]111开关电路
[0352]112控制电路
[0353]1308补偿电路
[0354]1311开关电路
[0355]1312控制电路
[0356]2011钳位电压切换电路
[0357]2012控制电路
[0358]2508补偿电路
[0359]2511钳位电压切换电路
[0360]2514补偿电路
【主权项】
1.一种非易失性半导体存储装置，具备: 至少具备第一端子和第二端子的存储器单元； 至少具备第三端子和第四端子的基准单元； 与所述第一端子以及所述第三端子连接的读出电路； 与所述第一端子连接的第一晶体管;和 与所述第三端子连接的第二晶体管， 所述第一晶体管的栅极和所述第二晶体管的栅极被公共连接， 所述非易失性半导体存储装置还具备: 用于使所述第一晶体管的所述栅极和所述第二晶体管的所述栅极、与所述第三端子或所述第四端子之间电短路、切断的开关。2.根据权利要求1所述的非易失性半导体存储装置，其中， 在所述第一晶体管的所述栅极连接第一控制端子，在所述开关连接对所述开关的短路、切断进行控制的第二控制端子， 所述非易失性半导体存储装置具备切换所述第一控制端子以及所述第二控制端子的控制的控制电路。3.根据权利要求2所述的非易失性半导体存储装置，其中， 所述非易失性半导体存储装置具备至少多个所述存储器单元。4.根据权利要求2或3所述的非易失性半导体存储装置，其中， 所述第一晶体管以及所述第二晶体管是PMOS晶体管， 所述控制电路进行控制，以使 在第一动作模式下，将所述第一控制端子设定为使所述第一晶体管以及所述第二晶体管通电，将所述第二控制端子设定为使所述开关切断，所述第一晶体管以及所述第二晶体管作为对所述第一端子以及所述第三端子施加第一电压的预充电晶体管动作， 在第二动作模式下，将所述第一控制端子设为高阻抗，将所述第二控制端子设定为使开关短路，由此所述第一晶体管以及所述第二晶体管作为对所述第一端子以及所述第三端子施加所述第一电压的反射镜晶体管动作。5.根据权利要求4所述的非易失性半导体存储装置，其中， 所述第一晶体管以及所述第二晶体管是NMOS晶体管。6.根据权利要求1?5中任一项所述的非易失性半导体存储装置，其中， 所述基准单元的至少2个以上的电阻的一端与所述第三端子或所述第四端子并联连接， 在对应于所述第一动作模式或所述第二动作模式，电阻的一端与所述第三端子连接时，所述电阻的另一端与所述第四端子电连接，或者在对应于所述第一动作模式或所述第二动作模式，电阻的一端与所述第四端子连接时，所述电阻的另一端与所述第三端子电连接。7.一种非易失性半导体存储装置，具备: 存储器单元； 基准单元;和 读出电路，根据因对所述存储器单元和所述基准单元施加电压而在所述存储器单元和所述基准单元中流动的电流差所产生的电压差来判定数据状态， 在所述存储器单元连接第一晶体管， 在所述基准单元连接第二晶体管， 在第一动作模式下所述第一晶体管以及所述第二晶体管作为预充电晶体管动作，在第二动作模式下所述第一晶体管以及所述第二晶体管作为反射镜晶体管动作， 切换所述第一动作模式、所述第二动作模式。8.根据权利要求1?7中任一项所述的非易失性半导体存储装置，其中， 所述存储器单元是电阻变化型的非易失性存储器单元， 在通常的读出动作以及改写动作时，进行确认低电阻化动作后的电阻值的读出动作即低电阻化验证动作以及确认高电阻化动作后的高电阻状态的读出动作即高电阻化验证动作，在所述第一动作模式下进行通常的读出动作，在所述第二动作模式下进行所述高电阻化验证动作、所述低电阻化验证动作中的至少一者的动作。9.一种非易失性半导体存储装置，具备: 至少具备第一端子和第二端子的存储器单元； 至少具备第三端子和第四端子的基准单元;和 与数据节点以及基准节点连接的读出电路， 所述非易失性半导体存储装置还具备第一电路，该第一电路连接所述数据节点和第一晶体管，连接所述基准节点和第二晶体管，通过输入的信号来控制所述第一端子与所述第二端子之间的电压以及所述第三端子与所述第四端子之间的电压。10.根据权利要求9所述的非易失性半导体存储装置，其中， 所述第二端子和所述第四端子与第二电源连接， 所述第一电路是:源极与所述第一端子连接且漏极与所述数据节点连接的NMOS晶体管;源极与所述第三端子连接、漏极与所述基准节点连接的匪OS晶体管;源极与所述第二电源连接、漏极与所述数据节点连接的PMOS晶体管;和源极与所述第二电源连接、漏极与所述基准节点连接的PMOS晶体管。11.根据权利要求9所述的非易失性半导体存储装置，其中， 所述第二端子和所述第四端子与第二电源连接， 所述第一电路是:漏极与所述第一端子连接、源极与第三电源连接的PMOS晶体管;漏极与所述第三端子连接、源极与所述第三电压连接的PMOS晶体管;源极与所述第三电压连接、漏极与所述数据节点连接的PMOS晶体管；和源极与所述第三电压连接、所述漏极与基准节点连接的PMOS晶体管。12.根据权利要求9?11中任一项所述的非易失性半导体存储装置，其中， 所述第一电路所控制的电压在通常的读出动作和所述非易失性存储器单元的改写动作时的完成判定动作即验证动作中不同。13.根据权利要求12所述的非易失性半导体存储装置，其中， 所述存储器单元是电阻变化型的非易失性存储器单元， 作为权利要求12所述的验证动作，进行确认低电阻化动作后的电阻值的读出动作即低电阻化验证动作以及确认高电阻化动作后的高电阻状态的读出动作即高电阻化验证动作，在所述低电阻化验证动作、高电阻化验证动作中所述第一电路所控制的电压不同。14.根据权利要求9?13中任一项所述的非易失性半导体存储装置，其中，输入到所述第一电路的信号与至少2个以上串联连接的电阻的任意电阻的端子连接。
【文档编号】G11C13/00GK106062881SQ201580009550
【公开日】2016年10月26日
【申请日】2015年2月18日
【发明人】中山雅义, 村久木康夫, 圆山敬史
【申请人】松下知识产权经营株式会社