Sonos结构eeprom及其存储器阵列、以及sonos器件的制作方法
【专利摘要】本实用新型涉及SONOS结构EEPROM的存储器阵列、SONOS结构EEPROM、以及SONOS器件。其中存储器阵列包括多个字节存储单元，其中每个字节存储单元包括8个比特存储单元；每一个所述比特存储单元包括用于分别存储两个相反信息之一的第一存储子单元和第二存储子单元；且所述第一存储子单元和第二存储子单元相邻布置、且结构和尺寸相同；所述第一存储子单元和第二存储子单元分别连接于各自的位线。实施本实用新型，可以使用很小尺寸的SONOS工艺存储单元(一般不到普通浮栅结构EEPROM存储单元的1/5)、有效节省芯片面积；可以缩短擦/写所需时间，在编程时间上接近浮栅结构EEPROM。从而，在性能基本接近浮栅型EEPROM的前提下，芯片面积和成本能得到大幅度的降低。
【专利说明】
SONOS结构EEPROM及其存储器阵列、以及SONOS器件
技术领域
[0001 ] 本实用新型涉及EEPROM非易失性存储器，更具体地说，涉及一种SONOS结构EEPROM的存储器阵列、SONOS结构EEPR0M、在SONOS结构EEPROM中进行操作的方法、以及SONOS器件。
【背景技术】
[0002]非易失性存储器(Non-volatileMemory)在系统关闭或无电源供应时仍能保持数据信息不丢失，这种芯片用于存储数据或程序，应用极其广泛。尤其是电可擦除可编程存储器，可以多次擦写更新数据，是日常消费类电子甚至军工类产品中非常重要的存储芯片。
[0003]非易失性可编程存储器又可分为两大类:浮栅型和电荷阱型。在浮栅型存储器中，电荷被储存在浮栅中，即使掉电数据也能得到保持，浮栅型器件的一种代表性应用就是EEPR0M(ElectricalIy Erasable and Programmable Read Only Memory)。浮棚.型EEPROM由两个晶体管组成，一个是浮栅晶体管，一个是选择晶体管。在编程过程中通过加入适当的高压产生隧道效应，将电荷注入浮栅之中。电荷阱型器件中，电荷被储存在分离的氮阱之中，也能在无电的情况下保持数据。电荷阱型器件的一种典型应用是S0N0S(Silicon OxideNitride Oxide Semiconductor)，也是通过加入高压产生隧道效应，将电荷注入氮层之中。
[0004]上述两种非易失性可编程存储器，各有优劣。归纳如下:a)浮栅型结构必须要有浮栅层，必须使用至少2层的多晶硅工艺，工艺相对复杂;b)由于浮栅导致了更高的电容耦合，擦/写操作需要更高的电压，如果存储单元尺寸不断变小，过度擦除和写入会导致反常漏电流现行越来越严重，所以存储单元不能随着生产工艺不断向深亚微米进化而不断变小；c)浮栅器件将电荷存储在浮栅层，浮栅为导体，其中的任何针孔缺陷都会引起浮栅和沟道之间短路，造成部分或全部电荷丢失。而S0N0S器件中，存储电荷的是绝缘体氧化硅，针孔缺陷对存储的电荷总量影响可以忽略;d) S0N0S存储器的问题是擦/写速度不高，且由于存储单元尺非常小，其拉取电流的能力非常的弱，一旦在电路某一读取支路存在漏电流问题，都会严重影响数据的储存。
[0005]由于浮栅型和电荷阱型存储器各自的特点和存在的问题，目前常规的做法是:
[0006]I)浮栅型器件常用于生产EEPR0M，主要使用在一些存储量小，对擦/写次数以及速度高的地方；电荷阱型S0N0S常用于Flash芯片中，用于存储量大，对擦/写次数以及速度要求不高的地方；
[0007]2)在材料，工艺与结构设计等方面对S0N0S器件的存储单元进行不断改进；
[0008]3)由于S0N0S器件存储电荷层为绝缘层，其防漏电能力和防止辐射远强于浮栅结构的EEPR0M。考虑到太空产品等特殊应用中，成本并非重要的考虑因素，综合了两类技术优点设计出的S0N0S结构EEPROM也开始被设计出并应用在一些特殊的场合中。
[0009]常用的串行接口S0N0S结构EEPROM的电路设计框图如图1所示。存储单元采用以字节为最小选择单位进行操作，每字节包含8个比特的二进制数据。大量以比特为单位的存储器阵列构成存储单元101，地址通过X方向与Y方向进行解码之后，每次选中一个字节，字节选中模块为102。在串行输出之中，8个比特存储的数据必须再次经过并串转换选择电路103,选中的一个比特信息再通过灵敏放大器104,将其中存储的信息转发成二进制数据。当需要储存数据时，每一条位线需要一个锁存器，锁存器阵列为105。本实用新型涉及的电路部分包括101-105,其更为详细的信息传递电路图如图2所示，201-205分别对应框图101-105的电路体现:存储器阵列201之中，每个最小的操作单元为一个字节，每个字节存储单元 2012中包含有8个比特存储单元2011，每个比特存储单元2011由两个器件组成。每条位线 BLX对应一个位选择开关2021，每8条位线对应8个选择开关202。存储阵列有多少条位线即会有多少个位选择开关2021。每个位线需要写入数据时，数据需要先锁存进入数据锁存器 2051，同样，有多少条位线即需要多少个锁存单元2051。所有的位线选择单元在输出时需要经过由8个输出器件2031组成的电路203将对应选中的比特单元串行输出，整个电路需要一组203即可。最终选择的单元经过一个敏感运算放大器204，将数据转化成二进制数据。
[0010]图2所示为现有的S0N0S结构EEPR0M的常规电路，目前只能用于对芯片成本和读写时间要求不高的应用场合。其实质原因是:即使采用先进的制造工艺，制约芯片成本的存储单元2011不能尺寸太小。如图3所示，存储单元的擦除与写入之后的门限电压在饱和之前， 其与时间的对数基本呈线性关系。存储单元内部包含的电荷信息，经过一系列的路径传输之后，最终输入给敏感运算放大器204,单元电流Icell与基准电流Iref两相比较。如果存储内容为“1”，则Icell基本接近为0;如果存储内容为“0”，Icell>Iref。所以Icell的大小非常重要。在存储器电路中，每一个比特存储单元2011的擦/写必须先擦除变成“1”，再按照需求决定是否写入“〇”。根据器件的电流公式:1 = 1/21(*1/1*(￥88-￥也)2(其中，1(为介电常数，￥/ L为存储单元的宽长比，Vgs为器件栅源之间电压差，Vth为器件门限电压)可知，电流与器件的大小和门限电压相关，器件尺寸与工艺相关，门限电压与擦/写时间相关，并且随着擦/写次数的增多(EEPR0M—般要求100万次)，门限电压会逐渐变小。储存单元的信息传递到敏感运放，需要经过多个器件及很长的路径，其间的器件可能本身也存在一定的漏电，路径中也可能存在噪声的干扰。要想确保储存内容的正确性，必须在存储单元能下拉足够大的电流， 即需要足够大尺寸的存储单元和长的编程时间。这两点正是制约S0N0S结构EEPR0M无法大规模在消费类电子使用的关键因素。[〇〇11]在消费类电子领域，对成本也就是芯片尺寸的要求非常的高。综上可知，传统的 S0N0S结构EEPR0M虽然有很强的抗干扰和抗辐射能力，也能够以字节(byte)为单位进行操作，但是，在兼顾到了 S0N0S器件和浮栅型EEPR0M优点的前提下，其必须采用很大的存储单元，以及需要很慢长的擦/写时间，只能用在对成本要求不高的特殊场合，很难大批量的使用在需求最大的消费类电子产品中。
[0012]因此，业内急需一种具有小尺寸存储单元、且擦/写时间短的S0N0S结构EEPR0M。 【实用新型内容】[〇〇13]本实用新型要解决的技术问题在于，针对传统的S0N0S结构EEPR0M需要采用大尺寸存储单元、以及擦/写时间长(即擦/写速度低)的缺陷，提供一种S0N0S结构EEPR0M的存储器阵列、S0N0S结构EEPR0M，以及在S0N0S结构EEPR0M中进行操作的方法。[〇〇14]本实用新型解决其技术问题所采用的技术方案是:构造一种S0N0S结构EEPR0M的存储器阵列，包括多个字节存储单元，其中每个字节存储单元包括8个比特存储单元;其中，
[0015]每一个所述比特存储单元包括用于分别存储两个相反信息之一的第一存储子单元和第二存储子单元;且
[0016]所述第一存储子单元和第二存储子单元相邻布置、且结构和尺寸相同；
[0017]所述第一存储子单元和第二存储子单元分别连接于各自的位线。
[0018]在本实用新型所述的SONOS结构EEPROM的存储器阵列中，
[0019]所述第一存储子单元和第二存储子单元各自包括相互串联的存储器件和字线选择器件。
[0020]在本实用新型所述的SONOS结构EEPROM的存储器阵列中，在每个所述字节存储单元中，所述存储器件的栅极两两相连、且所述字线选择器件的栅极两两相连。
[0021]本实用新型解决其技术问题所采用的另一技术方案是:构造一种SONOS结构EEPR0M，包括如上所述的SONOS结构EEPROM的存储器阵列，与各个所述比特存储单元相对应的位线选择开关、输入数据锁存器和输出器件，以及敏感运算放大器;其中，
[0022]每个比特存储单元中的第一存储子单元通过第一位线连接相应的第一位线选择开关进而连接至相应的第一输出器件和输入数据锁存器，第二存储子单元通过第二位线连接相应的第二位线选择开关进而连接至相应的第二输出器件和输入数据锁存器;且
[0023]第一输出器件和第二输出器件的输出端分别连接至所述敏感运算放大器的第一输入端和第二输入端。
[0024]在本实用新型所述的SONOS结构EEPROM中，在版图上:
[0025]所述第一位线和第二位线紧邻布置、且结构和尺寸相同；
[0026]所述第一位线选择开关和第二位线选择开关紧邻布置、且结构和尺寸相同；
[0027]所述第一输出器件和第二输出器件紧邻布置、且结构和尺寸相同；且
[0028]从所述第一存储子单元开始经由第一位线、第一位线选择开关至所述第一输出器件的走线长度，与从所述第二存储子单元开始经由第二位线、第二位线选择开关至所述第二输出器件的走线长度基本相同。
[0029]在本实用新型所述的SONOS结构EEPROM中，所述敏感运算放大器包括电流镜和基准比较电路，其中:
[0030]所述电流镜的一输入端为所述敏感运算放大器的第一输入端、所述电流镜的另一输入端为所述敏感运算放大器的第二输入端;且
[0031]所述基准比较电路的一输入端连接于所述电流镜的输出端，所述基准比较电路的另一输入端接基准电压;所述基准比较电路的输出端用于输出数据。
[0032]在本实用新型所述的SONOS结构EEPROM中，
[0033]输入数据锁存器包含使能所述第一存储子单元和第二存储子单元所存储的信息为相反信息的反相器，第一位线选择开关和第二位线选择开关共分别连接于所述输入数据锁存器的两个输出端之一；
[0034]或者，
[0035]输入数据锁存器包括使能所述第一存储子单元和第二存储子单元所存储的信息为相反信息的第一输入数据锁存器和第二输入数据锁存器;且第一位线选择开关连接第一输入数据锁存器，第二位线选择开关连接第二输入数据锁存器。
[0036]另外，本实用新型还提供一种SONOS器件，其包括多个用于存储比特信息的存储器件，其中，
[0037]所述存储器件包括连接于字线的栅极、以及分别用于存储两个相反信息之一的源极和漏极；[〇〇38] 所述S0N0S器件还包括:
[0039]与所述存储器件相对应的位线选择开关、输入数据锁存器和输出器件，以及敏感运算放大器;其中，
[0040]每个存储器件的源极通过第一位线连接相应的第一位线选择开关进而连接至相应的第一输出器件和输入数据锁存器，每个存储器件的漏极通过第二位线连接相应的第二位线选择开关进而连接至相应的第二输出器件和输入数据锁存器;且
[0041]第一输出器件和第二输出器件的输出端分别连接至所述敏感运算放大器的第一输入端和第二输入端。[〇〇42]在本实用新型所述的S0N0S器件中，
[0043]所述第一位线和第二位线紧邻布置、且结构和尺寸相同；
[0044]所述第一位线选择开关和第二位线选择开关紧邻布置、且结构和尺寸相同；
[0045]所述第一输出器件和第二输出器件紧邻布置、且结构和尺寸相同；且
[0046]从所述第一存储子单元开始经由第一位线、第一位线选择开关至所述第一输出器件的走线长度，与从所述第二存储子单元开始经由第二位线、第二位线选择开关至所述第二输出器件的走线长度基本相同。[〇〇47]在本实用新型所述的S0N0S器件中，所述敏感运算放大器包括电流镜和基准比较电路，其中:
[0048]所述电流镜的一输入端为所述敏感运算放大器的第一输入端、所述电流镜的另一输入端为所述敏感运算放大器的第二输入端;且[〇〇49]所述基准比较电路的一输入端连接于所述电流镜的输出端，所述基准比较电路的另一输入端接基准电压;所述基准比较电路的输出端用于输出数据。
[0050]实施本实用新型具有以下有益效果:本实用新型的S0N0S结构EEPR0M及其存储器阵列，可以使用很小尺寸的S0N0S工艺存储单元(一般不到普通浮栅结构EEPR0M存储单元的 1/5)、有效节省芯片面积;可以缩短擦/写所需时间，在编程时间上接近浮栅结构EEPR0M。从而，在性能基本接近浮栅型EEPR0M的前提下，芯片面积和成本能得到大幅度的降低。
[0051]另外，可有效防止储存单元读取支路器件的漏电与噪声干扰。即使在读取支路存在一定漏电的情况下，也能正常读出存储数据。【附图说明】[〇〇52]下面将结合附图及实施例对本实用新型作进一步说明，附图中:[〇〇53]图1是现有S0N0S结构EEPR0M的结构示意图；[〇〇54]图2是现有S0N0S结构EEPR0M的电路原理图；
[0055]图3是EEPR0M储存单元门限电压与编程时间关系的曲线图；[〇〇56]图4是本实用新型S0N0S结构EEPR0M的电路原理图。【具体实施方式】[〇〇57] 本实用新型构思一种全新的差分匹配S0N0S结构EEPR0M器件的电路设计。采用这种电路设计，可以使用很小的SONOS工艺存储单元(一般不到普通浮栅结构EEPROM存储单元的1/5)有效节省芯片面积;可以缩短擦/写所需时间，在编程时间上接近浮栅结构EEPR0M。另外，可有效防止储存单元读出支路器件的漏电与噪声干扰。
[0058] 本实用新型的SONOS结构EEPROM及其存储器阵列，既可以使用更先进的深亚微米技术制造的非常小的存储单元(其尺寸一般不到传统浮栅型EEPROM存储单元的1/5)，也可以大幅提高擦/写速度、缩短擦/写所需时间、并可提高擦/写次数。在性能基本接近浮栅型EEPROM的前提下，芯片面积和成本能得到大幅度的降低。
[0059 ] 如图4所示，本实用新型的SONOS结构EEPROM包括EEPROM存储器阵列1、位线选择电路2、并串转换数据输出电路3、敏感运算放大器4和输入数据锁存电路。其中，
[0060]EEPROM存储器阵列I为SONOS结构EEPROM的存储器阵列，其包括多个字节存储单元10。每个字节存储单元10进一步包括8个比特存储单元10i(i = 0、l、2、3、4、5、6、7)。
[0061]位线选择电路2包括16个位线选择开关2i_a、2i_b(i = 0、l、2、3、4、5、6、7)。
[0062]并串转换数据输出电路3包括16个输出器件3i_a、3i_b(i = 0、l、2、3、4、5、6、7)。
[0063]敏感运算放大器4包括电流镜和基准比较电路。
[0064]输入数据锁存电路包括8个输入数据锁存器5i (i = 0、l、2、3、4、5、6、7)，其中带有反相器，可引出两个相反的输出分别给第一存储子单元10i_a和第二存储子单元10i_b，使能第一存储子单元10i_a和第二存储子单元10i_b所存储的信息为相反信息。每个输入数据锁存器5i有一个输入端和两个输出端，第一位线选择开关2i_a和第二位线选择开关共2i_b分别连接于该输入数据锁存器5i的两个输出端之一。在本实用新型的另一实施例中，输入数据锁存器包括使能第一存储子单元10i_a和第二存储子单元10i_b所存储的信息为相反信息的第一输入数据锁存器和第二输入数据锁存器。在该实施例中，第一位线选择开关2i_a连接第一输入数据锁存器，第二位线选择开关2i_b连接第二输入数据锁存器。
[0065]进一步地，在EEPROM存储器阵列I的每一字节存储单元10中，每一个比特存储单元1i包括第一存储子单元10i_a和第二存储子单元10i_b(如此，每一字节存储单元10包括16个存储子单元)，分别用于存储两个相反信息，例如当第一存储子单元10i_a存储为0、则第二存储子单元10i_b存储I，反之亦然。在版图上，第一存储子单元10i_a和第二存储子单元10;[_13相邻布置、且结构和尺寸相同。
[0066]每个存储子单元都与相应的位线连接。例如，第一存储子单元10i_a连接于位线BLi_a(i = 0、l、2、3、4、5、6、7)、第二存储子单元10i_b 连接于位线 BLi_b(i = 0、l、2、3、4、5、6,7)o
[0067]在本实用新型的实施例中，第一存储子单元10i_a和第二存储子单元10i_b各自包括一个存储器件Ql和一个字线选择器件Q2，且存储器件Ql和字线选择器件Q2相互串联。对于每个比特存储单元10i，其中的两个存储器件Ql的栅极相连，两个字线选择器件Q2的栅极相连。
[0068]在每个字节存储单元10中，全部16个存储器件Ql的栅极两两相连、且全部16个字线选择器件Q2的栅极两两相连。
[0069]下面，以第i个比特存储单元1i为例，来说明各个部分的连接关系。
[0070]如图4所示，每个比特存储单元1i中的第一存储子单元10i_a通过第一位线BLi_a连接相应的第一位线选择开关2i_a进而连接至相应的第一输出器件3i_a和输入数据锁存器5i，第二存储子单元10i_b通过第二位线此;1_13连接相应的第二位线选择开关2i_b进而连接至相应的第二输出器件3i_b和输入数据锁存器5i。第一输出器件3i_a和第二输出器件 3i_b的输出端分别连接至敏感运算放大器4的第一输入端和第二输入端。[〇〇71] 在本实用新型的一些实施例中，S0N0S结构EEPR0M在版图上:[〇〇72] 第一位线BLi_a和第二位线此1_13紧邻布置、且结构和尺寸相同；
[0073]第一位线选择开关2i_a和第二位线选择开关2i_b紧邻布置、且结构和尺寸相同； [〇〇74]第一输出器件3i_a和第二输出器件3i_b紧邻布置、且结构和尺寸相同；且 [〇〇75] 从第一存储子单元10i_a开始经由第一位线BLi_a、第一位线选择开关2i_a至第一输出器件3i_a的走线长度，与从第二存储子单元10i_b开始经由第二位线BLi_b、第二位线选择开关2i_b至第二输出器件3i_b的走线长度基本相同。
[0076]如图4所示，敏感运算放大器4包括电流镜和基准比较电路，其中电流镜的一输入端为敏感运算放大器4的第一输入端、电流镜的另一输入端为敏感运算放大器4的第二输入端;且基准比较电路的一输入端连接于电流镜的输出端，基准比较电路的另一输入端接基准电压;基准比较电路的输出端用于输出数据。[〇〇77] 本实用新型的S0N0S结构EEPR0M在操作过程中，读取数据时通过读取支路:信息从第一存储子单元l〇i_a、第一位线BLi_a、第一位线选择开关2i_a、第一输出器件3i_a传输至敏感运算放大器4;从第二存储子单元10 i_b、第二位线BLi_b、第二位线选择开关2 i_b、第二输出器件3i_b传输至敏感运算放大器4。
[0078]写入数据时通过写入支路:信息从输入数据锁存器51、第一位线选择开关2i_a、第一位线此;1_3传输至第一存储子单元10i_a;从输入数据锁存器51、第二位线选择开关2i_b、 第二位线BLi_b传输至第二存储子单元10i_b。[〇〇79]在本实用新型的各个实施例中，S0N0S结构EEPR0M中进行操作的方法包括:[〇〇8〇]擦除步骤:当对一个比特进行擦除置位时，同时将第一存储子单元1〇1_&和第二存储子单元1〇1_13置为高门限电平，或者，同时将第一存储子单元10i_a和第二存储子单元 10i_b置为低门限电平；
[0081]写入步骤:在对一个比特进行写入操作时，根据欲入写数据和预定规则，在第一存储子单元l〇i_a和第二存储子单元10i_b的位线BLi_a、BLi_b分别输入不同电压，例如高电压和低电压、或者低电压和高电压，使得其中一个存储子单元的门限电压保持不变，而另一个存储子单元的门限改变成另一状态。例如，欲写入数据为〇或1。预定规则可以是:1)第一存储子单元l〇i_a置低门限电平、第二存储子单元10i_b置为高门限电平时代表该比特存储单元存储的是1;2)第一存储子单元10i_a置高门限电平、第二存储子单元10i_b置为低门限电平时代表该比特存储单元存储的是0。或者相反:1)第一存储子单元1〇1_&置高门限电平、 第二存储子单元l〇i_b置为低门限电平时代表该比特存储单元存储的是1;2)第一存储子单元l〇i_a置低门限电平、第二存储子单元101_13置为高门限电平时代表该比特存储单元存储的是0。
[0082]读取步骤:在对一个比特进行读取操作时，
[0083]将第一存储子单元101_&的门限状态信息传送至第一输出器件3i_a，将第二存储子单元10i_b的门限状态信息传送至第二输出器件3i_b;
[0084]将第一输出器件3i_a输出的第一电流Icell_a和第二输出器件3i_b输出的第二电流Icel l_b经电流镜同比放大；
[0085]将放大后的第一电流Icell_a和第二电流IcellJ^g互比较，并将比较结果输出至基准比较电路；
[0086]基准比较电路根据该比较结果与基准电压的比较输出数据。
[0087]本实用新型还提供一种SONOS器件，其包括多个用于存储比特信息的存储器件。该存储器件包括连接于字线WLS的栅极、以及分别用于存储两个相反信息之一的源极和漏极；以及与该存储器件相对应的位线选择开关2i_a、2i_b、输入数据锁存器5i和输出器件3i_a、3i_b，和敏感运算放大器4;其中，
[0088]每个存储器件的源极通过第一位线此1_&连接相应的第一位线选择开关2i_a进而连接至相应的第一输出器件3i_a和输入数据锁存器5i，每个存储器件的漏极通过第二位线81^_13连接相应的第二位线选择开关2i_b进而连接至相应的第二输出器件3i_b和输入数据锁存器5i;且
[0089]第一输出器件3i_a和第二输出器件3i_b的输出端分别连接至敏感运算放大器4的第一输入端和第二输入端。
[0090]在该SONOS器件中，除了使用上述存储器件的源极和漏极替代图4中的比特存储单元1i中的两个存储子单元10i_a、10i_b之外，其他部分例如位线选择电路、并串转换数据输出电路、敏感运算放大器和输入数据锁存电路均可采用图4中的位线选择电路2、并串转换数据输出电路3、敏感运算放大器4、输入数据锁存电路，且其中的版图布置和线路连接也可沿袭。
[0091]通常，EEPROM的数据编程首先要经过擦除置成“I”，也就是图3中所示，通过加高压将存储单元门限电压变成高电平，在敏感运放中，不能有下拉电流的能力，即Icell = Oc3S后再根据需要写入，如果要写入数据是“I”，则该比特不会加高压改变门限，否则会加高压将门限变成低电平，Icell大于基准电流。
[0092]在本实用新型中，要进行数据编程，先擦除置成“I”，将高压加到图4中被选中字节存储单元10，则16个存储单元同时一次性被擦除成“I”。当在写入的时候，位线此;[_3与此;!_b刚好相反，例如:写入数据为0，则位线BLi_aS高电平、位线BLi_bS低电平，第一存储子单元10i_a和第二存储子单元10i_b中存入两个完全相反的信息，即一个门限为正，一个为负。在读出的时候，经过并串转换数据输出电路3的读取选择，将16个存储子单元中数据两两一组输出，即输出器件3i_a和3i_b构成一组。其数据最终传入到敏感运算放大器4中，经过电流镜的转化，两个电流10611_&与10611_13相互比较。与传统的结构图2中电流Icell与基准电流比较不一样，本实用新型中，理想情况下，电流Icell_a与Icell_b中总有一个为0，也就允许在存储单元的电流更小的情况下，数据仍然能够被读出。并且由于其中必有一个数据是0，两个电流都可以同倍数放大。这样实施有几个优点:一是允许存储器件尺寸更小，二是需要的门限电压可以更小，也就是编程所需时间可以更快。虽然器件数量为传统方式的两倍，但由于每个器件的尺寸可以大幅度的减少，仍然有非常高的成本优势。另外，如前所述，在版图的实施中，第一存储子单元10i_a和第二存储子单元10i_b，第一位线选择开关2i_a和第二位线选择开关2i_b，第一输出器件3i_a和第二输出器件3i_b均为紧邻放置，走线的长度与收到的干扰也是完全一样，在404的差分结构的运放放大器中，所有的漏电，干扰等非常规因素都可以被完全抵消。这也允许了存储单元可以有更小的电流。
[0093] 本实用新型S0N0S结构EEPR0M的重要创新点如下:[〇〇94]1)构成存储阵列的比特存储单元中，由两个尺寸和结构完全相同的存储子单元构成一个比特。在版图实施上被放置在相邻地方。[〇〇95]2)—个字节存储单元中，存储器件Q1的栅极两两相连、字线选择器件Q2的栅极两两相连，在操作上同时被选中。8组这样的存储子单元构成一个字节，S卩1个字节包含有16个传统的存储单元。
[0096]3)—个比特在擦除置位时候，同时被置为成某一种门限电平。在写入的时候，两个单元的位线被输入进两个一高一低的电压，其中一个的门限电压基本不会改变，而另一个的门限被改变成另一状态。
[0097]4)位线选择开关与各自的位线相连，在器件尺寸上大小一致，在版图的为相邻实施。
[0098]5)构成一个比特的两个单元可以采用同一个数据锁存器。作为另一实施方式，也可以采用两个锁存器，也在本实用新型的保护范围内。
[0099]6)并串转换数据输出电路3,将16个并行数据转换成8组完全相反的存储信息，一次选中一个比特(即一组数据)。
[0100]7)敏感运算放大器中，被选中比特的两组电流经过电路转换之后相互比较。
[0101]8)敏感运算放大器中，两组电流可以通过电流镜同比放大，这些存储单元的拉电能力可以更弱，也就意味着可以更小且更快。
[0102]以上实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据此实施，并不能限制本实用新型的保护范围。凡跟本实用新型权利要求范围所做的均等变化与修饰，均应属于本实用新型权利要求的涵盖范围。
【主权项】
1.一种SONOS结构EEPROM的存储器阵列，包括多个字节存储单元(10)，其中每个字节存 储单元(10)包括8个比特存储单元(10i);其特征在于，每一个所述比特存储单元(l〇i)包括用于分别存储两个相反信息之一的 第一存储子单元(l〇i_a)和第二存储子单元(10i_b);且所述第一存储子单元(l〇i_a)和第二存储子单元(10i_b)相邻布置、且结构和尺寸相 同；所述第一存储子单元(l〇i_a)和第二存储子单元(10i_b)分别连接于各自的位线(BLi_ a、BLi_b);其中，i = 0、l、2、3、4、5、6、7。2.根据权利要求1所述的SONOS结构EEPROM的存储器阵列，其特征在于，其中，所述第一存储子单元(l〇i_a)和第二存储子单元(10i_b)各自包括相互串联的存 储器件(Q1)和字线选择器件(Q2)。3.根据权利要求2所述的SONOS结构EEPROM的存储器阵列，其特征在于，在每个所述字 节存储单元(10)中，所述存储器件(Q1)的栅极两两相连、且所述字线选择器件(Q2)的栅极 两两相连。4.一种SONOS结构EEPR0M，其特征在于，包括如权利要求1至3中任一项所述的SONOS结 构EEPROM的存储器阵列(1)，与各个所述比特存储单元(10i)相对应的位线选择开关(2i_a、 21_13)、输入数据锁存器(51)和输出器件(31_&、31_13)，以及敏感运算放大器(4)，1 = 0、1、2、 3、4、5、6、7;其中，每个比特存储单元(l〇i)中的第一存储子单元(l〇i_a)通过第一位线(BLi_a)连接相应 的第一位线选择开关(2i_a)进而连接至相应的第一输出器件(3i_a)和输入数据锁存器 (5i)，第二存储子单元(10i_b)通过第二位线(BLi_b)连接相应的第二位线选择开关(2i_b) 进而连接至相应的第二输出器件(3i_b)和输入数据锁存器(5i);且第一输出器件(3i_a)和第二输出器件(3i_b)的输出端分别连接至所述敏感运算放大 器(4)的第一输入端和第二输入端。5.根据权利要求4所述的SONOS结构EEPR0M，其特征在于，在版图上:所述第一位线(BLi_a)和第二位线(BLi_b)紧邻布置、且结构和尺寸相同；所述第一位线选择开关(2i_a)和第二位线选择开关(2i_b)紧邻布置、且结构和尺寸相 同；所述第一输出器件(3i_a)和第二输出器件(3i_b)紧邻布置、且结构和尺寸相同;且从所述第一存储子单元(l〇i_a)开始经由第一位线(BLi_a)、第一位线选择开关(2i_a) 至所述第一输出器件(3i_a)的走线长度，与从所述第二存储子单元(10i_b)开始经由第二 位线(BLi_b)、第二位线选择开关(2i_b)至所述第二输出器件(3i_b)的走线长度基本相同。6.根据权利要求5所述的SONOS结构EEPR0M，其特征在于，所述敏感运算放大器(4)包括 电流镜和基准比较电路，其中:所述电流镜的一输入端为所述敏感运算放大器(4)的第一输入端、所述电流镜的另一 输入端为所述敏感运算放大器(4)的第二输入端;且所述基准比较电路的一输入端连接于所述电流镜的输出端，所述基准比较电路的另一 输入端接基准电压;所述基准比较电路的输出端用于输出数据。7.根据权利要求4-6中任一项所述的SONOS结构EEPROM，其特征在于， 输入数据锁存器(5i)包含使能所述第一存储子单元(10i_a)和第二存储子单元(10i_b)所存储的信息为相反信息的反相器，第一位线选择开关(2i_a)和第二位线选择开关共(2i_b)分别连接于所述输入数据锁存器(5i)的两个输出端之一； 或者， 输入数据锁存器包括使能所述第一存储子单元(10i_a)和第二存储子单元(10i_b)所存储的信息为相反信息的第一输入数据锁存器和第二输入数据锁存器;且第一位线选择开关(2 i_a)连接第一输入数据锁存器，第二位线选择开关(2 i_b)连接第二输入数据锁存器。8.一种SONOS器件，其包括多个用于存储比特信息的存储器件，其特征在于， 所述存储器件包括连接于字线(WLS)的栅极、以及分别用于存储两个相反信息之一的源极和漏极； 所述SONOS器件还包括: 与所述存储器件相对应的位线选择开关(2i_a、2i_b)、输入数据锁存器(5i)和输出器件(3i_a、3i_b)，以及敏感运算放大器(4);其中， 每个存储器件的源极通过第一位线(BLi_a)连接相应的第一位线选择开关(2i_a)进而连接至相应的第一输出器件(3i_a)和输入数据锁存器(5i)，每个存储器件的漏极通过第二位线(BLi_b)连接相应的第二位线选择开关(2i_b)进而连接至相应的第二输出器件(3i_b)和输入数据锁存器(5i);且 第一输出器件(3i_a)和第二输出器件(3i_b)的输出端分别连接至所述敏感运算放大器(4)的第一输入端和第二输入端。9.根据权利要求8所述的SONOS器件，其特征在于， 所述第一位线(BLi_a)和第二位线(BLi_b)紧邻布置、且结构和尺寸相同； 所述第一位线选择开关(2i_a)和第二位线选择开关(2i_b)紧邻布置、且结构和尺寸相同；所述第一输出器件(3i_a)和第二输出器件(3i_b)紧邻布置、且结构和尺寸相同;且从所述第一存储子单元(10i_a)开始经由第一位线(BLi_a)、第一位线选择开关(2i_a)至所述第一输出器件(3i_a)的走线长度，与从所述第二存储子单元(10i_b)开始经由第二位线(BLi_b)、第二位线选择开关(2i_b)至所述第二输出器件(3i_b)的走线长度基本相同。10.根据权利要求8或9所述的SONOS器件，其特征在于，所述敏感运算放大器(4)包括电流镜和基准比较电路，其中: 所述电流镜的一输入端为所述敏感运算放大器(4)的第一输入端、所述电流镜的另一输入端为所述敏感运算放大器(4)的第二输入端;且 所述基准比较电路的一输入端连接于所述电流镜的输出端，所述基准比较电路的另一输入端接基准电压;所述基准比较电路的输出端用于输出数据。
【文档编号】G11C16/08GK205656859SQ201620159193
【公开日】2016年10月19日
【申请日】2016年3月2日 公开号201620159193.X, CN 201620159193, CN 205656859 U, CN 205656859U, CN-U-205656859, CN201620159193, CN201620159193.X, CN205656859 U, CN205656859U
【发明人】胡小波, 罗雄才, 王茂菊
【申请人】深圳市芯飞凌半导体有限公司