专利名称：对合共结式积层晶片电感的制作方法
技术领域：
本实用新型涉及一种对合共结式积层晶片电感。
已知的晶片电感为了提高电感值的目的，采用积层印刷的方式来达成，如
图1所示，其线圈积层印刷于基板1’上，如图A所示将基板1’上一半侧面先印刷一层磁浆2’，再如图B所示的方式于另一半未印刷磁浆2’侧面上予以印刷线圈3’，且该印刷的线圈3’一段端线需攀附于另一相对磁浆2侧上，再如图C所示的方式于线圈3’印刷侧再印刷一半侧面层磁浆2’予以覆盖，最后如图D所示的方式将另一半相对未印刷线圈3’侧表面上予以印刷线圈3’，并使上述线圈3’一段端线与其搭接形成完整一线圈3’回路，如此形成基板1’印刷单层线圈3’回路，再请参阅图A至图D所示的制程，即能制成基板1’上印刷积层线圈3’回路的方式，故在制造上每单层基板1’至少需经4道印刷制程，不仅多工、耗时且制程繁琐导致良品率低，不合乎经济效率，更何况基板1’上印刷实施积层线圈3’回路，也就更显得技术性需求高，是不理想的，有待改进。
有鉴于传统晶片电感的种种缺点，本创作人累积多年从事此行业的经验，积极从事研究，终有一种创新对合共结式积层晶片电感的产生。
针对现有技术存在的缺点，本实用新型的主要目的在于提供一种对合共结式积层晶片电感，具有倍数电感圈数的特性，实施上具有更快速简便的制程方式，能达到更高效率与精度层次的电感值。
为达到上述目的，本实用新型是通过以下技术方案实现的一种对合共结式积层晶片电感，其包括有一底层基板、一上盖及多片的奇数基板、偶数基板，上述基板由多层以陶瓷浆或磁铁芯浆制成的薄带所压制而成，其特征在于该底层基板于上表层面印刷设有多条间隔斜线的线圈回路，并于一始端线圈回路上设有一段延伸的端子面于边缘上；该奇数基板以底层基板所印刷制成线圈回路的端点对应桥接处予以穿孔成导接孔，两导接孔间成线圈回路，且导接孔内填充成金属导体，在最后一层奇数基板的末端线圈回路上并设有一段延伸的端子面于边缘上；该偶数基板以奇数基板的始端或末端导接孔对应处穿孔成导接孔，导接孔以印刷导体手段使孔内填充成金属导体，同时该偶数基板与奇数基板的线圈回路桥接对应处成线圈回路，于奇数基板与偶数基板堆叠对合时利用奇数基板的导接孔内金属导体作为连通奇数、偶数基板表层面线圈回路的导接点；底层基板与上盖基板间多片奇数基板对合堆叠偶数基板，堆叠间依奇数板对合偶数基板排序堆叠成积层基板体，该积层基板体为多个单个体的经除胶及烧结处理的积层晶片电感体，于积层晶片电感体两侧浸涂金属膜端子。
通过本实用新型一种对合共结式积层晶片电感，在对合制成晶片体的线路布局上，只以一次印刷线圈迹线来达成，能节省多工制程，缩减制程时间，且对合制成积层晶片体能有效提高倍数电感圈数，因此可获得更高线圈数及密度的电感值。
以下结合附图及具体实施例对本实用新型作进一步的详细说明。
图1是已知基板印刷线圈的实施示意图；图2是本实用新型基板对合共结的立体分解示意图；图3是本实用新型奇数基板的剖面示意图；图4是本实用新型奇数与偶数基板对合的立体示意图；图5是本实用新型积层晶片电感的实施例示意图。
如图2至图5所示，本实用新型采用的技术手段如下列步骤(1)制出多片基板，该基板由多层以陶瓷浆或磁铁芯浆制成的薄带所压制而成。
(2)取一基板上表层面印刷多条间隔斜线设置的线圈回路，并于一始端线圈回路上印刷一段延伸的端子面于边缘以制成底层基板。
(3)取多片基板穿孔印刷导体以制成奇数基板及偶数基板，且最后一层奇数基板的末端线圈回路上并印刷一段延伸的端子面于边缘上。
(4)取一上表面不印刷线圈路线的基板作为上盖基板。
(5)以底层基板与上盖基板间采用多片奇数基板对合堆叠偶数基板、奇数基板对合偶数基板，反复此排序堆叠加压制成积层基板体。
(6)该加压制成的积层基板体用切割手段制成多个单个体的积层晶片电感体。
(7)切割后的积层晶片电感体进行除胶及烧结处理。
(8)除胶及烧结处理后于积层晶片体的两侧边缘予以端子处理后进行下一步骤的电感特性测试作业。
(9)电感特性测试作业完成即可包装成积层晶片电感完成品。
请参阅图2至图5所示，在步骤1中，该多片基板为可上下对合共结的一以步骤2所制成的底层基板1、一以步骤4所制成的上盖基板2及以步骤3所制成多片的奇数基板3及偶数基板4构成。在步骤3中，奇数基板3与底层基板1所印刷制成的线圈回路11的端点对应桥接处穿孔形成导接孔32，并以两导接孔32间印刷制成线圈回路31，且该导接孔32同时以印刷导体技术手段使导接孔32内填充形成金属导体5(如图3所示)；该偶数基板4与奇数基板3的始端或末端导接孔32对应处予以穿孔制成的导接孔42，以及该偶数基板4与奇数基板3的线圈回路31桥接对应处分别予以印刷制成线圈回路41，故奇数基板3与偶数基板4堆叠对合时，利用奇数基板3的导接孔32内填充形成金属导体5作为连通奇数基板3与偶数基板4表层面线圈回路31、41的导接点，使奇数基板3与偶数基板4堆叠对合形成单一多数圈电感线圈回路的基板体；另外，在最后一层奇数基板3的末端线圈回路31上并印刷一段延伸的端子面于边缘上。
在步骤5中，底层基板1上表层面对合堆叠奇数基板3，该奇数基板3的线圈回路31经导接孔32内金属导体5连通能与底层基板1的线圈回路11呈桥接导通，再以偶数基板4对合堆叠于奇数基板3上，该偶数基板4的线圈回路41经导接孔42内金属导体5连通能与奇数基板3的线圈回路31呈桥接导通，又以偶数基板4上对合堆叠奇数基板3，同样以穿孔导体原理桥接导通形成一倍数电感圈数(如图4所示)，故底层基板1与上盖基板2间采多片奇数基板3堆叠偶数基板4排序堆叠的方式，最后予以加压制成积层基板体，便能具有积层的电感圈数及密度。
在步骤6及步骤7中将加压堆叠制成积层基板体以切割技术予以切割制成积层晶片体，切割后积层晶片电感体再置于一除胶及烧结设备中除胶及烧结处理。
于步骤8中，以完成除胶及烧结处理的积层晶片电感体在积层体两侧边缘披覆金属膜端子6，其中积层晶片电感体一边缘披覆金属膜端子6与底层基板边缘所延伸的端子面导接，两侧边的金属膜端子6作为测试电性及上板用的接点(如图5所示)。
再进行步骤9，对积层的基板上下对合共结而成的积层晶片电感构造在表面的线路布局上，只需以一次印刷线圈迹线的方式，便能省去多工制程，及缩减制程时间，再加上以穿孔导体技术使对合制成晶片体能具有倍数电感圈数导接，可大幅提高电感值。
权利要求1.一种对合共结式积层晶片电感，其包括有一底层基板、一上盖及多片的奇数基板、偶数基板，上述基板由多层以陶瓷浆或磁铁芯浆制成的薄带所压制而成，其特征在于该底层基板于上表层面印刷设有多条间隔斜线的线圈回路，并于一始端线圈回路上设有一段延伸的端子面于边缘上；该奇数基板以底层基板所印刷制成线圈回路的端点对应桥接处予以穿孔成导接孔，两导接孔间成线圈回路，且导接孔内填充成金属导体，在最后一层奇数基板的末端线圈回路上并设有一段延伸的端子面于边缘上；该偶数基板以奇数基板的始端或末端导接孔对应处穿孔成导接孔，导接孔以印刷导体手段使孔内填充成金属导体，同时该偶数基板与奇数基板的线圈回路桥接对应处成线圈回路，于奇数基板与偶数基板堆叠对合时利用奇数基板的导接孔内金属导体作为连通奇数、偶数基板表层面线圈回路的导接点；底层基板与上盖基板间多片奇数基板对合堆叠偶数基板，堆叠间依奇数板对合偶数基板排序堆叠成积层基板体，该积层基板体为多个单个体的经除胶及烧结处理的积层晶片电感体，于积层晶片电感体两侧浸涂金属膜端子。
专利摘要一种对合共结式积层晶片电感,包括有一底层基板、一上盖基板及多片的奇数基板、偶数基板,该底层基板于上表面印刷线圈回路,多片奇数及偶数基板穿孔导接孔及两基板斜置排列对应桥接置设线圈回路,导接孔内填充形成金属导体;通过本实用新型,能达到制作过程简单及能提高倍数电感值的效果。
文档编号H01F17/00GK2435824SQ00243709
公开日2001年6月20日 申请日期2000年7月20日 优先权日2000年7月20日
发明者王弘光, 王蕾雅 申请人:佳叶科技有限公司