专利名称：非挥发性记忆元件及其制造方法
技术领域：
本发明是有关于一种非挥发性记忆元件及其制造方法，例如可抹除程式唯读记忆体(EPROM)、可电除程式唯读记忆体(EEPROM)、快闪记忆体等。
为了达到缩小尺寸的目的，另一种称为浅沟槽隔离法(STI)的隔离技术，已被应用在非挥发性记忆元件的制作，以取代传统的区域氧化法。此方法是利用浅沟槽结构来隔离主动区，可以有效的改善元件积集度。然而，随着元件尺寸不断的缩小，浮置闸极的表面积也会跟着缩小。如此一来，会降低浮置闸极与控制闸极之间的有效电容，最终导致电容耦合率(capacitive couplingratio)的下降。
电容耦合率是用来描述施加于控制闸极上的电压耦合至浮置闸极的参数。电容耦合率差的记忆体，表示其程式化与存取速度不佳。电容耦合率(CP)的定义如下Cp=CcfCcf+Cfs]]>
其中Ccf代表控制闸极与浮置闸极之间的电容；Cfs代表浮置闸极与基底之间的电容。
为了增加非挥发性记忆体的程式化与存取速度，目前已经有许多增加耦合率的方法被提出来。由上述方程式可知，当控制闸极与浮置闸极之间的电容增加时，电容耦合率CP也会随之增加。因此，通过增加控制闸极与浮置闸极之间的电容面积，可增加Ccf电容值，以达到提高耦合率Cp的目的。然而，以这种方式来提高耦合率，往往免不了会衍生额外的制程成本或是造成其他限制。
例如，美国专利第6,171,909号揭示一种形成快闪记忆单元的堆叠闸极的方法，其通过形成导电间隔物(conductive spacer)来增加堆叠闸极的耦合率。此导电间隔物为浮置闸极的一部分，可以增加浮置闸极与控制闸极的问的电容区域。但是此法不仅非常复杂而且会增加成本。因此，在目前的技术中仍然无法以简单而划算的方式来提升耦合率。
本发明的第二目的是提供一种具有高电容耦合率的非挥发性记忆元件的制造方法，达到简化制程的目的。
本发明的目的是这样实现的一种非挥发性记忆元件，包括形成有浅沟槽隔离区与主动区的半导体基底；浮置闸极设置于该主动区上，且两者间介有第一介电层；以及控制闸极设置于该浮置闸极上，且两者间介有第二介电层；其特征是该浮置闸极的横截面的宽度小于该主动区的宽度。
该半导体基底为硅基底。该浮置闸极由第一掺杂复晶硅所构成。该控制闸极由第二掺杂复晶硅所构成。该第一介电层为热氧化层。该第二介电层由氧化硅/氮化硅/氧化硅所构成。该浮置闸极具有一底切边缘。该浮置闸极的底面积小于该主动区的面积。
一种非挥发性记忆元件，包括形成有浅沟槽隔离区与主动区的硅基底；浮置闸极由第一掺杂复晶硅所构成，设置于该主动区上，且两者间介有闸氧化层；其特征是该浮置闸极的横截面的宽度小于该主动区的宽度；控制闸极由第二掺杂复晶硅所构成，设置于该浮置闸极上，且两者间介有一复晶硅间氧化层；以及轻掺杂区设置于该基底中未被该浮置闸极所覆盖的区域。
一种非挥发性记忆元件的制造方法，其特征是它包括下列步骤(1)形成介电层于半导体基底；(2)形成复晶硅层于该介电层上，作该记忆元件的浮置闸极；(3)定义该复晶硅层、介电层与基底，以形成一浮置闸极设置于一主动区上，且两者间介有定义后的该介电层；(4)对该复晶硅层进行热氧化，以缩小该浮置闸极相对于该主动区的宽度。
该半导体基底为硅基底。该介电层为热氧化层。该复晶硅层为掺杂复晶硅层。该复晶硅层的热氧化步骤在700-1100℃的范围下进行。该浮置闸极的底面积小于该主动区的面积。在热氧化步骤之后，该浮置闸极形成一底切边缘。
另一种非挥发性记忆元件的制造方法，其特征是它包括下列步骤(1)形成介电层于硅基底上；(2)形成第一复晶硅层于该闸氧化层上，作该记忆元件的浮置闸极；(3)定义该第一复晶硅层、闸氧化层与基底，以在基底中形成多数个浅沟槽及主动区，同时形成浮置闸极于该主动区上，且两者间介有定义后的闸氧化层；(4)对该第一复晶硅层与该浅沟槽露出的部分进行热氧化，以形成衬垫氧化层，缩小该浮置闸极相对于该主动区的宽度。
(5)形成衬垫氧化层，此缩小该浮置闸极相对于该主动区的宽度；(6)形成绝缘氧化物于该浅沟槽中，作为浅沟槽隔离区；(7)形成轻掺杂区于该基底中未被该浮置闸极覆盖的区域；
(8)于该基底上依序形成一复晶硅间氧化层与第二复晶硅层，作为该记忆元件的控制闸极。
定义该第一复晶硅层、闸氧化层与基底是使用氮化硅层作为硬式罩幕。于该浅沟槽中形成隔离氧化物的步骤包括如下步骤(A)形成氧化物于该基底上，且该氧化物的高度超过该浮置闸极；(B)以化学机械研磨法研磨该氧化物，直到露出该浮置闸极的上表面；(C)回蚀刻该氧化物以及该衬垫氧化层，以露出该浮置闸极。
该第一复晶硅层为掺杂复晶硅层。该第二复晶硅层为掺杂复晶硅层。该复晶硅间氧化层由氧化硅/氮化硅/氧化硅所构成。该复晶硅层的热氧化步骤在700-1100℃的范围下进行。在热氧化步骤之后，该浮置闸极的底面积小于该主动区的面积。在热氧化步骤之后，该浮置闸极形成一底切边缘。
本发明的方法只需使用一道热氧化步骤，便可减少浮置闸极与半导体基底之间的电容区域，电容区域的减少便会降低浮置闸极与半导体基底之间的电容，因而提高电容的耦合率。以缩小浮置闸极相对于主动区的宽度。
下面结合较佳实施例配合附图详细说明。
图8是本发明的非挥发性记忆元件的剖面示意图。
在闸氧化层102之上的第一复晶硅层104可由化学气相沉积法或其他方法，使用适当的含硅原料沉积形成，较佳者，可利用低压化学气相沉积法(LPCVD)以硅烷(SiH4)作为原料在530-650℃之间沉积而成。第一复晶硅层104最好掺杂以适当的掺质，例如磷。掺杂的方式可利用POCl3扩散、临场(in-situn)掺杂或离子布植等技术达成。
在第一复晶硅层104上的氮化硅层106是用来作为蚀刻时的硬式罩幕。因此，其他可以用来作为硬式罩幕的材料亦可用来取代此氮化硅层106。氮化硅层106通常可利用低压化学气相沉积法(LPCVD)，以二氯硅烷(SiCl2H2)与氨气为反应原料沉积而成。
参阅
图1、2所示，在氮化硅层106上形成一光阻图案108，以保护后续将形成主动元件的区域。接下来，以光阻图案108为蚀刻罩幕，对氮化硅层106、第一复晶硅层104以及其下的闸氧化层102进行干蚀刻，并将蚀刻持续延伸到基底100中，以形成多数个浅沟槽110，将主动区112区隔开来。此蚀刻步骤同时也把第一复晶硅层104定义成浮置闸极104a，在主动区112上形成浮置闸极104a与闸氧化层102的堆叠结构。蚀刻完毕后，将光阻图案108与氮化硅层106从基底表面去除。
参阅图3，接下来进行本发明的关键步骤，利用一道热氧化程序将浮置闸极与半导体基底之间的重叠面积变小。在此热氧化程序中，浅沟槽110与浮置闸极104a的表面会被氧化形成一衬垫氧化层114，而且此衬垫氧化层114在浮置闸极104a的部分比较厚，在浅沟槽110的部分比较薄。其原因是由于复晶硅本身的氧化速率比磊晶硅快，所以在氧化过程中，复晶硅层会比硅基底消耗更多的硅。
因此，热氧化的后浮置闸极104b的底面积会小于主动区112。如果是以横截面图来看的话，则可看出浮置闸极104b的宽度WI小于主动区112的宽度W2，如图3所示。如此一来，便降低了浮置闸极与半导体基底之间的电容Cfs，而提高耦合率。根据本发明，此热气化程序最好在700-1100℃的温度范围下，持续进行20-120秒钟。
参阅图4，为图3的部分放大图，其显示浮置闸极104b的底部具有底切边缘(undercut edge)115。形成底切115的原因是因为复晶硅在闸氧化层102交界处的氧化速率，比起其他地方的氧化速率更高。底切边缘115的形成会进一步降低浮置闸极与半导体基底之间的电容Cfs，而进一步提高此记忆元件的耦合率。
参阅图5，以高密度电浆沉积法(hiyh density plasma deposition)或低压化学气相沉积法(LPCVD)沉积一绝缘氧化层116填入上述沟槽110中。绝缘氧化层116的厚度应足以覆盖浮置闸极104b。接着，以化学机械研磨法(CMP)将此绝缘氧化层116平坦化，直到露出浮置闸极104b的上表面。
参阅图6，将绝缘氧化层116与衬垫氧化层114回蚀刻，露出浮置闸极104b的主要部分，而未被去除的绝缘氧化层则形成浅沟槽隔离区118。在本实施例中，浅沟槽隔离区118的表面高度是介于浮置闸极104b的上表面与下表面之间。此蚀刻程序可利用干蚀刻法或湿蚀刻法进行。
参阅图7，接下来，在本发明的较佳实施例中，可利用浮置闸极104b为布植罩幕，对基底100进行P型杂质的离子布植。经过P型离子布植119的后，未被浮置闸极104b所覆盖的区域，会在对应的基底中形成P-型扩散区。
此P-型扩散区可以避免记忆元件发生非闸极通道反转(on-gate channelinversion)，并改善启始电压(Vt)的稳定性。
参阅图8，接下来在基底100表面上依序形成复晶硅间氧化层(interpolyoxide)122以及第一复晶硅层124作为控制闸极。复晶硅间氧化层(interpolyoxide)122的材质通常为氧化硅/氮化硅/氧化硅(ONO)，可依传统方式所形成。第二复晶硅层124的材质通常为掺杂复晶硅。最后，再以一道罩幕与蚀刻程序将第二复晶硅层124定义成控制闸极，便形成一具有高电容耦合率的非挥发性记忆体。
由图8可知，本发明的非挥发性记忆体包括用来隔离出主动区112的浅沟槽隔离区114。在主动区112上设置有浮置闸极104b，且两者间介有第一介电层102。在浮置闸极104b上形成有控制闸极124，且两者间介有第二介电层122。以横截面观之，浮置闸极104b的宽度小于主动区112的宽度。此外，此记忆元件可包括轻掺杂区120，设置于基底中未被浮置闸极104b所覆盖的区域。
综上所述，本发明提供了一种相对而言较为简易的结构，来提升非挥发性记忆元件的耦合率。耦合率的提升可以降低元件程式化所需的电压。此外，本发明尚提供了一个简易的方式来增加非挥发性记忆体的耦合率。本发明用来增加耦合率的方法比较传统技术简单，而且使用的步骤较少。由于制程简单，本发明可享有较高的优良率以及较佳的元件可靠度。
虽然本发明以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，所作些许的更动与润饰，都属于本发明的保护范围之内。
权利要求
1.一种非挥发性记忆元件，包括形成有浅沟槽隔离区与主动区的半导体基底；浮置闸极设置于该主动区上，且两者间介有第一介电层；以及控制闸极设置于该浮置闸极上，且两者间介有第二介电层；其特征是该浮置闸极的横截面的宽度小于该主动区的宽度。
2.根据权利要求1所述的非挥发性记忆元件，其特征是该半导体基底为硅基底。
3.根据权利要求1所述的非挥发性记忆元件，其特征是该浮置闸极由第一掺杂复晶硅所构成。
4.根据权利要求1所述的非挥发性记忆元件，其特征是该控制闸极由第二掺杂复晶硅所构成。
5.根据权利要求1所述的非挥发性记忆元件，其特征是该第一介电层为热氧化层。
6.根据权利要求1所述的非挥发性记忆元件，其特征是该第二介电层由氧化硅/氮化硅/氧化硅所构成。
7.根据权利要求1所述的非挥发性记忆元件，其特征是该浮置闸极具有一底切边缘。
8.根据权利要求1所述的非挥发性记忆元件，其特征是该浮置闸极的底面积小于该主动区的面积。
9.一种非挥发性记忆元件，包括形成有浅沟槽隔离区与主动区的硅基底；浮置闸极由第一掺杂复晶硅所构成，设置于该主动区上，且两者间介有闸氧化层；其特征是该浮置闸极的横截面的宽度小于该主动区的宽度；控制闸极由第二掺杂复晶硅所构成，设置于该浮置闸极上，且两者间介有一复晶硅间氧化层；以及轻掺杂区设置于该基底中未被该浮置闸极所覆盖的区域。
10.根据权利要求9所述的非挥发性记忆元件，其特征是该浮置闸极具有底切边缘。
11.根据权利要求9所述的非挥发性记忆元件，其特征是该浮置闸极的底面积小于该主动区的面积。
12.一种权利要求1-11其中之一的非挥发性记忆元件的制造方法，其特征是它包括下列步骤(1)形成介电层于半导体基底；(2)形成复晶硅层于该介电层上，作该记忆元件的浮置闸极；(3)定义该复晶硅层、介电层与基底，以形成一浮置闸极设置于一主动区上，且两者间介有定义后的该介电层；(4)对该复晶硅层进行热氧化，以缩小该浮置闸极相对于该主动区的宽度。
13.根据权利要求12所述的制造方法，其特征是该半导体基底为硅基底。
14.根据权利要求12所述的制造方法，其特征是该介电层为热氧化层。
15.根据权利要求12所述的制造方法，其特征是该复晶硅层为掺杂复晶硅层。
16.根据权利要求12所述的制造方法，其特征是该复晶硅层的热氧化步骤在700-1100℃的范围下进行。
17.根据权利要求12所述的制造方法，其特征是在热氧化步骤之后，该浮置闸极的底面积小于该主动区的面积。
18.根据权利要求12所述的制造方法，其特征是在热氧化步骤之后，该浮置闸极形成一底切边缘。
19.一种权利要求1-11其中之一的非挥发性记忆元件的制造方法，其特征是它包括下列步骤(1)形成介电层于硅基底上；(2)形成第一复晶硅层于该闸氧化层上，作该记忆元件的浮置闸极；(3)定义该第一复晶硅层、闸氧化层与基底，以在基底中形成多数个浅沟槽及主动区，同时形成浮置闸极于该主动区上，且两者间介有定义后的闸氧化层；(4)对该第一复晶硅层与该浅沟槽露出的部分进行热氧化，以形成衬垫氧化层，缩小该浮置闸极相对于该主动区的宽度。(5)形成衬垫氧化层，此缩小该浮置闸极相对于该主动区的宽度；(6)形成绝缘氧化物于该浅沟槽中，作为浅沟槽隔离区；(7)形成轻掺杂区于该基底中未被该浮置闸极覆盖的区域；(8)于该基底上依序形成一复晶硅间氧化层与第二复晶硅层，作为该记忆元件的控制闸极。
20.根据权利要求19所述的制造方法，其特征是定义该第一复晶硅层、闸氧化层与基底是使用氮化硅层作为硬式罩幕。
21.根据权利要求19所述的制造方法，其特征是于该浅沟槽中形成隔离氧化物的步骤包括如下步骤(A)形成氧化物于该基底上，且该氧化物的高度超过该浮置闸极；(B)以化学机械研磨法研磨该氧化物，直到露出该浮置闸极的上表面；(C)回蚀刻该氧化物以及该衬垫氧化层，以露出该浮置闸极。
22.根据权利要求19所述的制造方法，其特征是该第一复晶硅层为掺杂复晶硅层。
23.根据权利要求19所述的制造方法，其特征是该第二复晶硅层为掺杂复晶硅层。
24.根据权利要求19所述的制造方法，其特征是该复晶硅间氧化层由氧化硅/氮化硅/氧化硅所构成。
25.根据权利要求19所述的制造方法，其特征是该复晶硅层的热氧化步骤在700-1100℃的范围下进行。
26.根据权利要求19所述的制造方法，其特征是在热氧化步骤之后，该浮置闸极的底面积小于该主动区的面积。
27.根据权利要求19所述的制造方法，其特征是在热氧化步骤之后，该浮置闸极形成一底切边缘。
全文摘要
一种非挥发性记忆元件及其制造方法，包括形成有浅沟槽隔离区与主动区的一半导体基底，在主动区上设置有一浮置闸极，且两者间介有第一介电层。在浮置闸极上设置有控制闸极，且两者间介有第二介电层，其浮置闸极的横截面的宽度小于主动区的宽度。此记忆元件视需要更包括轻掺杂区，其设置于基底中未被浮置闸极所覆盖的区域。具有提高产品的优良率和简化制程的功效。
文档编号H01L21/822GK1404155SQ0113102
公开日2003年3月19日 申请日期2001年9月3日 优先权日2001年9月3日
发明者葛兆民 申请人:世界先进积体电路股份有限公司