专利名称：内金属介电层的整合制造方法
技术领域：
本发明是有关于一种半导体积体电路的制造方法，特别是有关于一种内金属介电层的整合制造方法。
基本上，多重金属内连线(Multilevel interconnects)的制作，是在完成组件的主体(例如MOS电晶体)之后才开始进行。为了避免各层金属线互相直接接触而发生短路(但有插塞的地方除外)，各个金属层之间必须以绝缘体加以隔离。这层用以隔离金属层的介电材质(Dielectrics)，称为“内金属介电层”(Inter-Metal Dielectric；简称为IMD)。
目前在半导体业界中，无论就薄膜沉积(绝缘层、金属层等)、平坦化、蚀刻介层洞、金属化和多重内连线等技术，均分别有各个独立的特定制程被提出。但是，从形成内金属介电层直到完成金属化，未有业界人士能够提出一高度整合的制造流程。
本发明的目的是提供一种内金属介电层的整合制造方法，通过将业界各个独立的技术予以高度的整合，提供业界人士一种能够稳定运作的制造流程，以减少业界人士自行整合各个制造程序所耗费的心力及错误，达到提升整体、实质的生产效率的目的。
本发明的目的是这样实现的一种内金属介电层的整合制造方法，其特征是它包括如下步骤(1)提供一形成有多数个导电维迭层的基底，每一导电堆迭层是由第一金属层和具有多层结构的抗反射层所组成；(2)使用高密度电浆沉积法，形成第一绝缘层于该基底之上，该第一绝缘层的厚度只需达到填满该等导电堆迭层间的间隙即可；(3)形成一平坦层于该第一绝缘层之上，该平坦层及该第一绝缘层则构成一内金属介电层；(4)形成多数个介层洞于该内金属介电层及该等导电堆迭层之中；(5)顺应性地形成具有一至多层结构的阻障层于该等导电堆迭层上以及该介层洞的侧壁上；(6)形成插栓于该等介层洞中；(7)完成后续金属化制程。
该等介层洞中是露出该等导电堆迭层的第一金属层。在每一该介层洞中，是露出该抗反射层的多层结构中的一特定层面。该抗反射层是至少依序形成Ti层、TiN层或SiON层于该第一金属层之上而得。在每一该等介层洞中，是露出该抗反射层中的TiN层。
形成该平坦层的步骤包括形成第二绝缘层于该第一绝缘层上，该第二绝缘层的厚度大于该第一绝缘层的厚度；对该第二绝缘层进行平坦化，并且缩减该第二绝缘层的厚度；形成第三绝缘层于该经平坦化的第二绝缘层之上；通过调整该第三绝缘层的厚度，使得该第二、第三绝缘层所构成的该平坦层具有一既定厚度。
形成该平坦层的步骤包括形成第二绝缘层于该第一绝缘层上，该第二绝缘层的厚度大于该第一绝缘层的厚度；对该第二绝缘层进行平坦化，并且缩减该第二绝缘层的厚度至一既定厚度。对该第二绝缘层进行平坦化是使用化学机械研磨法。
另一种内金属介电层的整合制造方法，其特征是它包括如下步骤(1)提供一形成有多数个导电堆迭层的基底，每一该导电堆迭层是由第一金属层和具有多层结构的抗反射层所组成；(2)形成平坦层于该基底之上，用以填塞该等导电堆迭层间的间隙、及覆盖该导电堆迭层，该平坦层是作为一内金属介电层；(3)形成多数个介层洞于该内金属介电层及该等导电堆迭层之中；(4)于该等抗反射层上以及该等介层洞的侧壁上顺应性地形成具有一至多层结构的阻障层；(5)形成插栓于该介层洞中；(6)完成后续金属化制程。
在该等介层洞中是露出该等导电堆迭层的第一金属层。在每一该等介层洞中是露出该反射层的多层结构中的一特定层面。该抗反射层是至少依序形成Ti层、TiN层或SiON层于该第一金属层之上而得。在每一该等介层洞中是露出该抗反射层中的TiN层。
形成该平坦层的步骤包括形成绝缘层于该基底之上；对该绝缘层进行平坦化，并且缩减该绝缘层的厚度；形成覆盖层于经平坦化的该绝缘层之上；通过调整该覆盖层的厚度，使得该绝缘层及覆盖层所构成的该平坦层具有一既定厚度。
形成该平坦层的步骤包括形成绝缘层于该基底上；对该绝缘层进行平坦化，并且缩减该绝缘层的厚度至一既定厚度。
下面结合较佳实施例和附图详细锐明。
图1-图8是本发明实施例1的制造流程剖面示意图。
图9-图12是本发明实施例2的制造流程剖面示意图。
图13是图6中介层洞与导电堆迭层的局部结构放大示意图。
图14是图10中介层洞与导电堆迭层的局部结构放大示意图。
图15-图21是本发明实施例3的制造流程剖面示意图。
图22-25是本发明实施例4的制造流程剖面示意图。
在本实施例中，上述抗反射层102b所具有的多层结构(未显示于图1中)，例如是依序形成Ti层、TiN及SiON层于上述第一金属层102a上而得，但是并不限定于上述的多层结构。
接着，如图2所示，形成一第一绝缘层104于上述基底100之上。其中，上述第一绝缘层104的厚度，只需达到填满上述导电堆迭层102彼此的间隙即可，在本实施例中，亦同时将上述导电堆迭层102覆盖。
在本实施例中，上述第一绝缘层104是使用高密度电浆化学气相沉积法(HDPCVD)所形成具有良好填洞(gap fill)能力的氧化层。
如图5所示，形成具有既定厚度(例如8000左右)的平坦层106于上述第一绝缘层104之上。上述平坦层106则与上述第一绝缘层IO4构成一内金属介电层；参阅图3-图5所示，形成上述平坦层106的步骤，如下所述(a)首先，如图3所示，形成一第二绝缘层106a于上述第一绝缘层104上；上述第二绝缘层106a的厚度，例如不小于8000，且大于上述第一绝缘层104的厚度。在本实施例中，上述第二绝缘层106a，例如为使用PECVD法所沉积的氧化层或TEOS层等。
(b)接着，如图4所示，例如使用化学机械研磨法(CMP)，对上述第二绝缘层106a进行平坦化，并且缩减上述第二绝缘层106a的厚度；第二绝缘层106a经平坦化后的厚度，例如是缩减至5000-6000左右。
(c)最后，如图5所示，重新覆盖(recap)一第三绝缘层106b于上述经平坦化的第二绝缘层106a之上，而得到上述平坦层106；通过调整上述第三绝缘层106b的厚度，使得上述第二、第三绝缘层(106a、106b)所构成的上述平坦层106达到上述既定的厚度(亦即8000)。在本实施例中是令上述第三绝缘层106b的厚度为3000-2000；第三绝缘层106b，例如为氧化层。
上述平坦层106是由第二、三绝缘层(106a、106b)所构成，但是并非限定于此，如图9所示，亦可以直接形成具有既定厚度(例如8000左右)的单一平坦层306于上述第一绝缘层104之上，以便与上述第一绝缘层104构成一内金属介电层。
参阅图3及图9所示，形成上述单一平坦层306的步骤如下(a)首先，如图3所示，形成一第二绝缘层106a于上述第一绝缘层104上；上述第二绝缘层106a的厚度，例如大于8000，且大于上述第一绝缘层104的厚度。在本实施例中，上述第一绝缘层106a，例如为使用PECVD法所沉积的氧化层或TEOS层等。
(b)接着，如图9所示，再使用CMP法，对上述第一绝缘层106a进行平坦化，并且将上述第二绝缘层106a的厚度直接缩减至8000，而得上述单一平坦层306；然后，在上述内金属介电层(图5所示的106和104；或图9所示的306和104)中，以及上述导电堆迭层102之中，形成多数个介层洞(via)108，如图6及图10所示。
依应用的所需，可选择性地让该抗反射层102b的多层结构中的一特定层面露出于该等介层洞108中；亦可以选择让该等导电堆迭层的第一金属层102a露出于该等介层洞108中。
图13是图6中介层洞108与导电堆迭层102的局部结构放大示意图。图14是图10中介层洞108与导电堆迭层102的局部结构放大示意图。
以图6结构为例，是选择让该抗反射层102b的多层结构中的一特定层面，露出于该介层洞108中(但不限定于此，亦可选择将该第一金属层102a露出于介层洞108)。换言之，在蚀刻形成介层洞108时，蚀刻程序是终止于该抗反射层102b的TiN层中，使得TiN层露出于介层洞108中；如图13所示。
实施例2参阅图9-图12所示，以图10结构为例，是选择让导电堆迭层的第一金属层102a，露出于该介层洞108中(但不限定于此，亦可选择将该抗反射层102b的TiN层露出于介层洞108)。换言之，在蚀刻形成介层洞108时，蚀刻程序是终止于该第一金属层102a中，使得第一金属层102a露出于介层洞108中，如图14所示。
接着，顺应性地(conformally)形成一具有多层结构的阻障层110于上述反射层102b的TiN层上(亦或是上述第一金属层102a上)、上述介层洞108的侧壁上及上述平坦层106上。
再沉积一金属层(例如钨金属层)加上述阻障层110上，并且填满上述介层洞108；再使用CMP法进行研磨直到露出上述平坦层106，而形成插塞(plug)112于上述介层洞108中，如图7及图11所示。
最后，形成多数个金属化堆迭层与上述插塞112构成电性接触，而完成金属化制程，如图8及图12所示。
每一上述金属化堆迭层包括一具有多层结构的粘着层114，一金属层116及一具有多层结构的抗反射层118。
实施例3参阅图15-图21所示。本实施例的制造流程如下首先，提供一形成有多数个导电堆迭层102的基底100其中，上述导电堆迭层102是由一第一金属层102a和一具有多层结构的抗反射层102b所组成，如图15所示。
在本实施例中，上述抗反射层102b所具有的多层结构(未显示于图15中)，例如是依序形成Ti层、TiN层及SiON层于上述第一金属层102a上而得，但是并不限定于上述的多层结构。
接着，形成具有既定厚度(例如8000左右)的平坦层506于上述基底100之上，作为一内金属介电层，如图18所示。
参阅图16-图18所示，形成上述平坦层506的步骤，包括如下步骤(a)首先，形成一绝缘层506a于上述基底100上，如图16所示。上述绝缘层用以填塞该导电堆迭层102间的间隙及覆盖该等导电堆迭层102。该绝缘层506a的厚度例如大于8000。在本实施例中，上述绝缘层506a，例如为使用使用高密度电浆化学气相沉积法(HDPCVD)所形成具有良好填洞能力的氧化层。
(b)接着，再使用CMP法，对该绝缘层506a进行平坦化，并且缩减上述绝缘层506a的厚度，如图17所示。在此，绝缘层506a经平坦化后的厚度，例如是缩减至5000-6000左右。
(c)最后，形成一覆盖层506b于上述经平坦化的绝缘层506a之上，而得到上述平坦层506，如图18所示。在此，通过调整上述覆盖层506b的厚度，使得上述平坦层506达到上述既定的厚度(亦即8000)。在本实施例中，是令上述覆盖层506b的厚度为3000-2000，覆盖层506b例如为氧化层。
上述平坦层506是由绝缘层506a及覆盖层506b所构成，但是并非限定于此。如图22所示，亦可以直接开成具有既定厚度(例如8000左右)的单一平坦层706于上述基底100之上，而作为内金属介电层。
参阅图16及图22所示，形成上述单一平坦层706的步骤如下(a)首先，形成绝缘层506a于上述基底100上，如图16所示。上述第一绝缘层106a的厚度，例如大于8000。
(b)接着，再使用CMP法，对上述绝缘层506a进行平坦化，并将其厚度直接缩减至8000，而得上述单一平坦层706，如图22所示。
然后，在上述内金属介电层(图18所示的平坦层506，或图22所示的单一平坦层706)中，以及上述导电堆迭层102之中，形成多数个介层洞108，如图19及图23所示。
依应用的所需，可选择性地让该抗反射层102b的多层结构中的一特定层面露出于该等介层洞108中；亦可以选择让该等导电堆迭层的第一金属层102a露出于该介层洞108中，图13是图19中介层洞108与导电堆迭层102的局部结构放大示意图，图14是图23中介层洞108与导电堆迭层102的局部结构放大示意图。
图19所示结构为例，是选择让该抗反射层102b的多层结构中的一特定层面，露出于该等介层洞198中(但不限定于此，亦可选择将该第一金属层102a露出于介层洞108)。换言之，在蚀刻形成介层洞108时，蚀刻程序是终止于该抗反射层102b的TiN层中，使得TiN层露出于介层洞108中，如图13所示。
实施例4参阅图22-图25所示，以图23所示结构为例，是选择让导电堆迭层的第一金属层102a，露出于该等介层洞108中(但不限定于此，亦可选择将该抗反射层I02b的TiN层露出于介层洞108)。换言之，在蚀刻形成介层洞108时，蚀刻程序是终止于该第一金属层102a中，使得第一金属层102a露出于介层洞108中，如图14所示。
接着，顺应性地形成一具有多层结构的阻障层110于上述抗反射层102b的TiN层上(亦或是上述第一金属层102a上)、上述介层洞108的侧壁上及上述平坦层106上。
再沉积一金属层(例如钨金属层)于上述阻障层110上，并且填满上述介层洞108；再使用CMP法进行研磨直到露出上述平坦层106，而形成插塞112于上述介层洞108中，如图20及图24所示。
最后，形成多数个金属化堆迭层与上述插塞112构成电性接触，而完成金属化制程，如图21及图25所示。
每一上述金属化堆迭层包括一具有多层结构的粘着层114，一金属层116及一具有多层结构的抗反射层118。
综上所述，本发明考量内电属介电层的产能、填洞能力及接口特性，业界人可轻易地由实施例1-4中选择最符合应用所需的整合制程。
例如，为了能够有较佳的填洞能力，上述实施例1-4中，均有使用HDPCVD来形成HDP氧化层，但是HDPCVD机台的造价高昂、且生产速度慢，因此若考量成本及生产速度时，则可依实施例1、2的制程，仅形成较薄的HDP氧化层(第一绝缘层104)，其厚度只需能达到将导电堆迭层102彼此之间隙填满即可(图2所示)。当然，若是HDPCVD机台不忙碌、或是整体的内金属介电层是被要求具有致密结构时，亦可如实施例3、4的制程，直接形成较厚的HDP氧化层(绝缘层506a)。
实施例2中是直接使用CMP对第一绝缘层106a(图3)进行平坦化而得到平坦层306(图9)；实施例4中也是直接使用CMP对绝缘层506a(图16)进行平坦化而得到平坦层706(图22)。但是，经CMP研磨后，多少会残留有研浆、稀释氢氟酸等化学物质于平坦层306、506的表面，而造成污染，如此在后续金属化过程中，会使得金属层与平坦层306、506的接口特性不佳，可能导致金属线在遭受外力时，会有容易剥离的现象产生，因而影响组件特性。
因此，若所生产的组件希望对上述接口问题有较佳的免疫能力，则可以使用实施例1、3所述的制程，亦即在完成CMP制程后，另外再覆盖第三绝缘层106b(图5)、覆盖层506b(图18)，以便将可能遭CMP制程污染的表面予以隔离。此外，依据实施例1、3的方式，对于平坦层厚度亦能够有较佳的控制。
需注意的是上述实施例1-4中，在蚀刻介层洞108时，可选择性地让该抗反射层102b的多层结构中的一特定层面(例如TiN层)露出于该等介层洞108中(如图13所示)；或是选择让该等导电堆迭层的第一金属层102a露出于该等介层洞108中(如图14所示)。
若依图14所示，选择让第一金属层102a露出于该等介层洞108中，因为对介层洞108底部轮廓的控制较不易，故而多少会造成往后金属化后(插栓)阻值的升高表现。因此，若所制造的组件对于金属化后的(插栓)阻值表现有较严格要求的话，则可采用如图13所示，让该抗反射层102b的多层结构中的一特定层面(例如TiN层)露出于该等介层洞108；由于对介层洞108底部轮廓的控制较佳，故而金属化后的(插栓)阻值较低。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉本项技艺者，在不脱离本发明的精神和范围内，所做些许的更动和润饰，都属于本发明的保护范围之内。
权利要求
1.一种内金属介电层的整合制造方法，其特征是它包括如下步骤(1)提供一形成有多数个导电维迭层的基底，每一导电堆迭层是由第一金属层和具有多层结构的抗反射层所组成；(2)使用高密度电浆沉积法，形成第一绝缘层于该基底之上，该第一绝缘层的厚度只需达到填满该等导电堆迭层间的间隙即可；(3)形成一平坦层于该第一绝缘层之上，该平坦层及该第一绝缘层则构成一内金属介电层；(4)形成多数个介层洞于该内金属介电层及该等导电堆迭层之中；(5)顺应性地形成具有一至多层结构的阻障层于该等导电堆迭层上以及该介层洞的侧壁上；(6)形成插栓于该等介层洞中；(7)完成后续金属化制程。
2.根据权利要求1所述的内金属介电层的整合制造方法，其特征是该等介层洞中是露出该等导电堆迭层的第一金属层。
3.根据权利要求1所述的内金属介电层的整合制造方法，其特征是在每一该介层洞中，是露出该抗反射层的多层结构中的一特定层面。
4.根据权利要求3所述的内金属介电层的整合制造方法，其特征是该抗反射层是至少依序形成Ti层、TiN层或SiON层于该第一金属层之上而得。
5.根据权利要求4所述的内金属介电层的整合制造方法，其特征是在每一该等介层洞中，是露出该抗反射层中的TiN层。
6.根据权利要求1所述的内金属介电层的整合制造方法，其特征是形成该平坦层的步骤包括形成第二绝缘层于该第一绝缘层上，该第二绝缘层的厚度大于该第一绝缘层的厚度；对该第二绝缘层进行平坦化，并且缩减该第二绝缘层的厚度；形成第三绝缘层于该经平坦化的第二绝缘层之上；通过调整该第三绝缘层的厚度，使得该第二、第三绝缘层所构成的该平坦层具有一既定厚度。
7.根据权利要求1所述的内金属介电层的整合制造方法，其特征是形成该平坦层的步骤包括形成第二绝缘层于该第一绝缘层上，该第二绝缘层的厚度大于该第一绝缘层的厚度；对该第二绝缘层进行平坦化，并且缩减该第二绝缘层的厚度至一既定厚度。
8.根据权利要求6或7所述的内金属介电层的整合制造方法，其特征是对该第二绝缘层进行平坦化是使用化学机械研磨法。
9.一种内金属介电层的整合制造方法，其特征是它包括如下步骤(1)提供一形成有多数个导电堆迭层的基底，每一该导电堆迭层是由第一金属层和具有多层结构的抗反射层所组成；(2)形成平坦层于该基底之上，用以填塞该等导电堆迭层间的间隙、及覆盖该导电堆迭层，该平坦层是作为一内金属介电层；(3)形成多数个介层洞于该内金属介电层及该等导电堆迭层之中；(4)于该等抗反射层上以及该等介层洞的侧壁上顺应性地形成具有一至多层结构的阻障层；(5)形成插栓于该介层洞中；(6)完成后续金属化制程。
10.根据权利要求9所述的内金属介电层的整合制造方法，其特征是在该等介层洞中是露出该等导电堆迭层的第一金属层。
11.根据权利要求9所述的内金属介电层的整合制造方法，其特征是在每一该等介层洞中是露出该反射层的多层结构中的一特定层面。
12.根据权利要求11所述的内金属介电层的整合制造方法，其特征是该抗反射层是至少依序形成Ti层、TiN层或SiON层于该第一金属层之上而得。
13.根据权利要求12所述的内金属介电层的整合制造方法，其特征是在每一该等介层洞中是露出该抗反射层中的TiN层。
14.根据权利要求9所述的内金属介电层的整合制造方法，其特征是形成该平坦层的步骤包括形成绝缘层于该基底之上；对该绝缘层进行平坦化，并且缩减该绝缘层的厚度；形成覆盖层于经平坦化的该绝缘层之上；通过调整该覆盖层的厚度，使得该绝缘层及覆盖层所构成的该平坦层具有一既定厚度。
15.根据权利要求9所述的内金属介电层的整合制造方法，其特征是形成该平坦层的步骤包括形成绝缘层于该基底上；对该绝缘层进行平坦化，并且缩减该绝缘层的厚度至一既定厚度。
16.根据权利要求14或15所述的内金属介电层的整合制造方法，其特征是对该绝缘层进行平坦化是使用化学机械研磨法。
全文摘要
一种内金属介电层的整合制造方法，包括提供一形成有多数个导电堆迭层的基底，每一导电堆迭层是由第一金属层和具有多层结构的抗反射层所组成；使用高密度电浆沉积法，形成第一绝缘层于基底之上，第一绝缘层的厚度只需达到填满导电堆迭层间的间隙即可；形成平坦层于第一绝缘层之上，平坦层及第一绝缘层则构成一内金属介电层；形成多数个介层洞于内金属介电层及导电堆迭层之中；顺应性地形成具有一至多层结构的阻障层于导电堆迭层上以及介层洞的侧壁上；形成插栓于介层洞中；完成后续金属化制程。提供业界人士一种能够稳定运作的制造流程，以减少业界人士自行整合各个制造程序所耗费的心力及错误，具有提升整体、实质的生产效率的功效。
文档编号H01L21/70GK1428836SQ0114473
公开日2003年7月9日 申请日期2001年12月24日 优先权日2001年12月24日
发明者徐震球, 钟振辉, 林义雄 申请人:矽统科技股份有限公司