专利名称：自对齐磁性包层写入线及其方法
技术领域：
本发明一般涉及一种磁性随机存取存储(MRAM)器件及其制造方法，特别涉及一种MRAM器件写入线结构。
背景技术：
磁性随机存取存储器(MRAM)技术发展目前正在由半导体工业用作为一种非易失性存储器。MRAM还可以被用作为动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的替换。在此有两种主要的MRAMMTJ(磁性隧道结)和GMR(大磁阻)MRAM。图1示出包括与多个数字线14相交的一个写入线或位线12的MTJ阵列10的一部分或一个存储位。在每个交叉写入线和数字线处，磁性隧道层夹层16形成一个存储单元，其中存储一″位″信息。磁性隧道层夹层16包括在固定磁化矢量的一个磁性层20与可以切换该磁化矢量一个磁性层22之间的非磁性材料18；在此将称为固定层12和自由或切换层22。
由于各种原因增加在存储阵列中的存储单元的封装密度是有利的。有多种因素影响封装密度；它们包括存储单元尺寸以及相关存储单元电路，即，位线和数字线，以及在存储单元中的任何半导体切换和存取器件的相对尺寸。例如，参见图2，其中示出现有的MRAM写入线结构100的一部分的截面示图。(写入线结构100可以是在MTJ阵列中的位线结构或GMR阵列中的字线结构)。写入线结构100包括由磁性包层部件103和106所包围的导电材料104。磁性包层部件103可以使用高导磁率材料所形成，该材料具有在被施加和除去磁场之后被磁化和退磁的图2中所示的截面的平面中的磁畴。当通过导电材料104施加电流时，与磁性包层部件103和106相关的相应磁场有助于增加幅度，并且更加有效的把与写入线结构100相关的整个磁场聚焦到它的相关存储单元(未示出)上。另外，磁性包层部件103和106还有助于为与其他写入线相关的存储单元屏蔽位线的磁场，从而保护它们的编程状态信息。
用于形成写入线结构100的现有方法包括首先在绝缘层101中蚀刻一个沟槽102。接着，高导磁率材料，例如镍铁(NiFe)合金的层面，被淀积在绝缘层101和沟槽102中。然后，高导磁率材料的层面被各向异性蚀刻，以形成与沟槽侧壁相邻的磁性包层侧壁(衬垫)部件103。在形成磁性包层侧壁103之后，例如铜或铝的导电材料104被淀积覆盖绝缘层103并且在沟槽开孔102中。然后，包含在开孔102中的导电材料104的部分被使用化学机械抛光(CMP)处理而除去。最后，高导磁率材料的覆盖层被淀积、构图、并且蚀刻以形成磁性包层覆盖部件106。
由于包层的存在而增强存储单元的位置处的磁场幅度，因此在导电材料104中需要较少的电流。由于磁性包层覆盖部件106被形成为覆盖沟槽102，因此它必须被构图和蚀刻为具有宽度Z，其大于沟槽102宽度X。另外，磁性包层覆盖部件106与沟槽102的对齐是关键的。不能正确地把磁性包层覆盖部件106与沟槽102相对齐可能导致由位线所产生的不良磁场，或者使相邻电路不良地暴露在不被控制的磁场下。因此，磁性包层覆盖部件106的尺寸Z必须另外被增加，以考虑到任何对齐容差。因此，减小磁性包层覆盖部件106的尺寸Z可以相应地增加MRAM阵列的封装密度的可伸缩性。
本发明通过举例说明并且不限于该附图，在图中相同的参考标号表示相同的元件，其中图1包括现有的MTJ MRAM阵列的一部分的截面视图；图2包括现有的MRAM写入线结构的截面视图；图3-6包括示出MRAM阵列的一部分的制造的截面视图；以及图7-14包括示出由图6中所示的MRAM阵列中的存储单元所用的位线结构的形成的本发明的一个实施例的截面视图；以及图15包括示出GMR MRAM阵列的一部分的截面视图。
本领域的普通技术人员应当知道在图中的元件是用于简单和清楚地说明并且不一定按照比例来描绘。例如，在图中的一些元件的尺寸可能相对于其它元件被夸大，以有助于对本发明的实施例的理解。
具体实施例方式
下面进一步参照附图详细讨论本发明的一个实施例。
根据本发明的一个实施例，公开一种磁性随机存取存储器(MRAM)及其形成方法。图3-13示出制造包括磁性存储单元、由于在读写操作中把电连接切换到该磁性存储单元的晶体管、以及相关磁性存储单元数字线和位线电路的MRAM器件的截面视图。
参见图3，其中示出包括一个部分制造的MRAM器件201的截面视图。MRAM器件201包括一个单晶基片200(或其他适当的基片，例如绝缘体上硅(SOI)等等)、隔离区202以及开关晶体管207a和207b。根据一个非限制性实施例，该单晶基片200是一个P型硅基片，并且该开关晶体管207a和207b是NMOS晶体管。开关晶体管207a和207b进一步包括N型掺杂区208和210、栅绝缘层204以及栅电极层206。栅电极层206的还形成与本实施例中的数字线相平行的字线(未在图3中示出)。NMOS开关晶体管207a和207b使用常规的CMOS工艺而制造。其它电路元件，例如输入/输出电路、数据/地址解码器、以及比较器，可以包含在该MRAM器件中，但是为了简化它们被从图中省略。
在一个实施例中，在形成开关晶体管207a和207b之后，N型掺杂区208和210的表面以及开关晶体管207a和207b的表面被硅化以形成区域212a、212b、214和215。在存储单元的读取操作中，一个正电压的被施加到开关晶体管207a和207b的漏区210。这通过使一条读出线沿着特定的阵列行与所有晶体管对的漏区相接触而实现。该读出线与本实施例中的字线和数字线相平行。
在一个实施例中，读出线可以通过把相邻的漏区210和相关的硅化物区214相连接而形成。另外，这些漏区可以由一个分离的导体而连接。在图3中所示的实施例中，读出线是该导电部件216，其形成为覆盖硅化区214。根据一个实施例，该导电部件216是适用常规的镶嵌工艺所形成的一层钨。导电部件216通过晶体管207a和207b把一个读出电流提供到随后形成的磁性存储单元。在下文中将描述关于形成该磁性存储单元的说明。在另一个实施例中，该读出线可以由一系列接触窗口以及到达各个漏区210的接触插塞所形成，并且由一个分离的导体线所形成。
然后形成一个层间绝缘(ILD)层218，覆盖该基片表面(请注意，在本文中，“基片表面”包括半导体器件基片以及到所讨论的处理步骤时在半导体器件基片上制造的所有层面)。因此，基片表面被称为该基片的当前最上表面，包括在其上面形成的所有结构)。在一个实施例中，ILD层218是二氧化硅，其中包含通过使用四乙氧基甲硅烷(TEOS)作为气体源采用化学汽相淀积(CVD)而淀积的材料。另外，ILD层218可以是氮化硅层、磷硅酸玻璃(PSG)层、磷硅酸玻璃(BPSG)层、旋涂玻璃(SOG)层、氮氧化硅(SiON)层、聚酰亚胺层、低k绝缘材料层(在本说明书中，一个低k绝缘材料或者低介电常数材料为具有约小于3.6的介电常数的任何材料)等等。另外，可以通过物理汽相淀积(PVD)、PVD和CVD的组合等等而执行淀积。
把读出电流传导到随后形成的磁性存储单元的导电插塞220a和220b然后形成在ILD层218中，并且互连到硅化区212a和212b。根据一个实施例，除了磁性存储单元、数字线、位线(如果有的话)之外，在形成导电插塞220a和220b之前，MRAM器件的大多数电路元件被被集成到基片200上。在一个实施例中，导电插塞220a和220b包括粘合/阻挡层(未示出)以及插塞填充材料。粘合/阻挡层一般为一种难熔金属，例如钨(W)、钛(Ti)、钽(Ta)等等、难熔金属氮化物、或者难熔金属或它们的氮化物的组合。插塞填充材料一般为钨、铝、铜等等导电材料。粘合/阻挡层和插塞填充材料可以使用PVD、CVD、电镀工艺及其组合等而淀积。在淀积粘合/阻挡层以及插塞填充材料之后，该基片表面被抛光，以除去部份粘合/阻挡层和不包含在该开孔内的插塞填充材料，以形成图3中所示的导电插塞220a和220b。
在形成导电插塞220a和220b之后，确定用于随后形成磁性存储单元的数字线。如图4中所示，阻蚀层222和ILD层224形成在基片表面上。在一个实施例中，阻蚀层222为CVD淀积氮化硅的一个层面。另外，例如氮化铝或氧化铝这样的其它材料以及例如PVD或CVD和PVD的组合这样的其他淀积方法可以用于形成阻蚀层222。ILD层224可以使用上文所述的任何材料或工艺来形成ILD层21。根据一个实施例，ILD层224是具有在大约300-600纳米范围内的厚度的CVD的二氧化硅的层面。
接着，使用常规的工艺对该基片表面进行构图和蚀刻以ILD层224中确定沟槽225和接触窗开口227。然后，该蚀刻工艺使用蚀刻阻蚀层222的一种化学物质，从而接触窗开口227延伸到导电插塞220a和220b。在另一个实施例中，如果终点(endpoint)工艺或适当控制的定时蚀刻工艺被用于形成该沟槽和接触窗开口，则可能不需要使用阻蚀层222。
接着，淀积一个相对较薄的高导磁率材料的层面226，覆盖该基片表面。一般来说，高导磁率材料的层面226包括合金材料，例如镍铁(NiFe)。根据一个实施例，高导磁率材料226的层面的厚度在大约5-40纳米的范围内。为了提高磁场聚焦层226的粘合性，或提供防止高导磁率材料扩散到ILD层224的阻挡层，氮化钛层、钽、氮化钽或者其他这样的材料可以形成在高导磁率材料层226和ILD层224之间。
然后，导电层228淀积在高导磁率材料层226上，以充分地填充沟槽225和接触窗开口227，并且形成如图3中所示的结构。根据一个实施例，导电层228是一个铜层，其中包括PVD淀积种子层(未示出)和电镀覆盖层。另外，导电层228可以使用例如铝、铝合金、铜合金或其组合这样的其它材料所形成。为了提高该高导磁率材料层226的粘合性，或者提供一个阻挡层保护，氮化钛、钽、氮化钽等等的层面可以形成在磁场聚焦层226和导电层228之间。
现在转到图4，在淀积导电层228之后，不包含在沟槽开孔225和接触窗开口227中的导电材料228和磁场聚焦层226的部分被除去，并且基片表面被使用常规的CMP工艺而平面化。在这一点，基本上形成数字线229a和229b。数字线229a和229b被高导磁率层226的剩余部分部分地包围。高导磁率层226的剩余部分有助于减小数字线的磁通量泄漏，并且把数字线的数字线磁场聚焦到随后形成的覆盖该磁性存储单元上。
绝缘层230然后淀积在该基片表面上，包括数字线229a和229b。一种CMP工艺可以用于对绝缘层230的上表面进行平面化。该绝缘层230被构图和蚀刻，以形成如图4中所示的开孔301和302。接着，一个导电层232淀积在绝缘层230上。绝缘层230使得数字线229a和229b与导电层232电绝缘。根据一个实施例，导电层232的厚度大约在40-60纳米的范围内。在淀积导电层232之后，该基片表面被使用一种抛光工艺而平面化。
接着，磁性存储单元层234、236和238被淀积在导电层232上。该存储单元层234、236和238可以使用PVD、离子束淀积(IBD)、CVD及其组合等等而淀积。底部磁性存储单元层234和顶部磁性存储层利用磁性材料，例如NiFe、CoFe、NiFeCo等等。中间存储单元层236一般包括薄的隧道绝缘材料，例如在MTJ阵列中的氧化铝(Al2O3)以及在GMR阵列中的铜(Cu)。在一个实施例中，存储单元层236通过首先在底部磁性层234上淀积一个铝膜，然后使用例如RF氧等离子体这样的氧化源对该铝膜进行氧化。另外，氧化铝被淀积在层面234上随后接着在加热或不加热的的氧气环境中进行随后处理，以保证铝的完全氧化。磁性存储单元层234和238的厚度一般在大约2-20纳米的范围内。存储单元层236的厚度一般在大约1-3纳米的范围内。磁性存储单元层234和238必须形成该固定层和其他自由层。在该优选实施例中，底部磁性存储层234是固定层，并且是顶部磁性层238是自由层。固定和自由层的形成可以按照现有技术中所用的材料和结构而进行。固定层可以使用具有比自由层的矫顽磁场更高的矫顽磁场的磁性材料。另外，例如厚度或长宽比这样的系几何影响可以被用于使得自由层比固定层更加容易切换。例如非磁性或反铁磁层这样的多叠层夹在两个具有相反的磁化矢量并且可以用于形成固定层的磁性层之间。多叠层(例如CoFe与NiFe的叠层)可以被用于形成自由层。
现在转到图5，基片表面被构图和蚀刻以从存储单元层234、236和238的剩余部分形成存储单元240a和240b，以及从导电层232的剩余部分形成导电部件242a和242b。导电部件242a通过导电插塞220a和导电部件228a把存储单元240a与晶体管207a互连，并且导电部件242b通过导电插塞220b和导电部件228b把磁性存储单元240b与晶体管207b互连。
现在转到图6的，根据一个实施例，在形成存储单元240a和240b以及导电部件242a和242b之后，ILD层244淀积在该基片表面上。在该优选实施例中，CMP工艺将被用于对ILD层224进行平面化。然后阻蚀层246被淀积覆盖该ILD层244。然后，覆盖存储单元240a和240b的阻蚀层246和ILD层244的一部分被除去以确定暴露部分存储单元240a和240b的开口。接着，导电层248被淀积在该基片表面和开口内。然后，导电层被抛光以形成导电部件248a和248b，如图6中所示。本领域的普通技术人员将认识到直到这一点为止，制造MRAM器件的工艺是本领域的普通技术人员所公知的。尽管已经描述MTJ器件的处理，但是本领域的普通其人员将认识到直到这一点为止本发明的GMR器件也可以由现有的方法来制造。
现在转到图6和7-13，将进一步详细描述本发明的一个实施例。图6包括基本上完成的MRAM器件501的一个截面视图。该截面基本上沿着与位线结构274的长度相同的轴延伸，并且示出电连接到磁性存储单元240a和240b的位线结构274。该位线结构274是一个磁性包层位线结构，其中包括导电材料250和自对齐磁性包覆顶层252。覆盖该位线结构274的是钝化层254。
图7-13包括示出用于制造本发明的一个实施例的一系列处理步骤的放大截面视图，其中包括用于图6中所示的MRAM器件501的自对齐磁性包层位线。图7-13中所示的示意图包括通过绝缘层230的截面以及如图6中的箭头7-7所示的导电部件248a。
现在参见图7，在形成导电部件248a和248b之后(248b未在图7示出)，ILD层256形成在阻蚀层上(由于截面的方向，ILD层256未在图6示出)。在一个实施例中，ILD层256具有大约300-600nm的厚度，并且是通过CVD淀积的基于二氧化硅的材料，并且使用TEOS作为来源气体而形成。另外，ILD层256可以是氮化硅的层面、PSG的层面、BPSG的层面、SOG层面、SiON的层面、聚酰亚胺层、低k绝缘材料层、上述材料的组合等等。
在淀积ILD层256之后，该基片表面被构图和蚀刻以形成在ILD层256中的沟槽258。如图7中所示，沟槽258基本上与导电部件248a和存储单元240a相对齐。尽管未在图7中示出，该构思后在一个方向上延伸，使得它还基本上与如图6中所示相关于位线结构274的其他磁性存储单元相对齐。
接着，高导磁率材料层260的层面被淀积在ILD层256上和沟槽258内，如图8中所示。根据一个实施例，高导磁率材料层260包括NiFe。另外，该高导磁率材料层可以是NiFeCo的层面。一般来说，使用PVD来淀积高导磁率材料层260。另外，CVD、电镀、无电镀等等还可以被用于形成高导磁率材料层260。一般来说，高导磁率材料层260的厚度大约在5-40纳米的范围内。本领域的普通技术人员认识到随着技术的发展，该沟槽的尺寸可能会缩小。如果该沟槽缩小，则高导磁率材料层260的厚度可能不在5-40纳米的范围内。如果是这种情况，应当选择不填充该沟槽的其他厚度。
接着，高导磁率层260备各向异性蚀刻，以形成与沟槽开孔258的侧壁相邻的衬垫(磁性包层侧壁部件)262，如图9中所示。在一个实施例中，高导磁率层260的层面被使用等离子体蚀刻处理化学物质而蚀刻。该等离子体蚀刻可以包括氯(Cl)化学物质、或者氩(Ar)基化学物质、或者这种化学物质的组合。这种蚀刻化学物质还可以包括其他气体，例如氮(N)令。另外，离子研磨处理可以被用于形成该衬垫。
在形成磁性包层侧壁部件262之后，导电材料层250被淀积覆盖基片表面和沟槽开孔258内部，如图9中所示。导电材料或层面250可以使用PVD、CVD、电镀、无电镀、或者其组合来淀积。一般来说，导电材料250具有基本上填充该沟槽的厚度。本领域的普通技术人员将认识到该厚度要求将作为该沟槽的深度和宽度尺寸的一个函数而变化。根据一个实施例，导电材料250为一个铜层。另外，导电材料250可以包括其他材料，例如铜合金、铝、或者包括铝铜的铝合金。接着，不包含在沟槽258内部的导电材料250部分被除去，并且通过CMP对该基片表面进行平面化，以形成图10中所示的结构。
参见图11，在沟槽258内部的部分导电材料250被除去以形成在沟槽258的最下方部分之下延伸的凹陷(即，ILD层256的上表面部分)。根据一个具体实施例，使用反应离子蚀刻工艺或湿法蚀刻工艺按照比除去ILD层256的速度大3-5倍的速度除去导电材料250。该蚀刻不应当按照比蚀刻导电层250的蚀刻速度更快的速度除去磁性包层侧壁部件262。一般来说，凹陷268的量由将要说明的随后形成的自对齐磁性包层覆盖部件的厚度需求所决定。在一个实施例中，使用湿法蚀刻剂在旋转蚀刻处理中形成该凹陷。在这种旋转蚀刻处理中，该基片被置于一个夹头上，以1000-1200转每秒的速度旋转，并且该蚀刻剂施加到该单基片上。该蚀刻处理一般持续10-60秒。该实际蚀刻步骤一般接着用与旋转蚀刻相同的处理工具通过去离子水进行10-30秒的旋转清洗步骤。所采用的蚀刻化学物质取决于导电材料250的成分。在一个实施例中，导电材料是铜，并且该蚀刻剂可以包含例如HNO3、HCl、H2、SO4或者其组合这样的酸。另外，本发明人已经认识到导电材料250的去除和凹陷还可以通过使用单个旋转蚀刻处理来使在该沟槽中的导电材料平整和凹陷。现在参见图12，在使该沟槽凹陷之后，包括例如NiFe这样的高导磁率材料的覆盖层270被淀积覆盖该基片表面并且在该沟槽258的凹陷268中。另外，例如NiFeCo或CoFe这样具有高导磁率的其它材料可以用于形成磁性包层材料或覆盖层270。一般来说，磁性覆盖材料270具有足以填充沟槽258内的凹陷268的厚度。根据一个实施例，使用PVD处理来淀积磁性包层材料270。另外，磁性包层材料270可以使用离子束淀积(IBD)、CVD、电镀及其组合等等来形成。
现在参见图13，在淀积磁性包层材料270之后，包含在沟槽开孔258的凹陷268中的磁性包层材料270的一些部分被除去，以形成在凹陷268内的磁性包覆顶层252。这些部分的除去例如可以通过使用CMP工艺或本领域普通技术人员所公知的平面化蚀刻处理来实现。自对齐磁性包覆顶层252或磁性包层材料270至少实质性地相对于沟槽258或绝缘层256的顶部凹陷。在一个实施例中，至少实质性地凹陷被量化意味着至少90％在该沟槽中。电介质阻挡层或钝化层254然后通过CVD、PVD、这两者的组合等等淀积在该基片表面上。一般来说，电介质阻挡层为氮化硅(SiNx)。另外，该电介质阻挡层可以用硅、氧、氮以及这些材料的组合所形成。通过在凹陷268内形成磁性包覆顶层252，磁性包覆顶层结构252有利地与导电材料250和磁性包层侧壁衬垫自对齐。磁性包层侧壁衬垫、导电材料250以及磁性包覆顶层结构2的52的组合形成用于图6中所示的MRAM存储单元240a的自对齐磁性包层位线274。
在另一个实施例中，阻挡层280、282、284以及286被形成，如图14中所示，以限制在阻挡层的任何一侧上的材料之间的扩散。阻的挡层280在磁性包层侧壁衬垫262和ILD层256之间。包围导电材料250的是阻挡层282，其作为导电材料250和ILD层256和导电材料250和磁性包层侧壁衬垫262之间的扩散阻挡层。在磁性包覆顶层252的下方，阻挡层284作为具有导电材料250和磁性包层侧壁衬垫262的顶层252的扩散阻挡层。通过形成阻挡层286，扩散还可以被限制在磁性包覆顶层252和钝化层254之间。另外，钝化层可以是一个适当扩散阻挡层，并且可能不需要阻挡层286。本领域的普通技术人员认识到可以使用阻挡层280、282、284和286的任何组合。为了形成阻挡层280、282、284和286，可以在分别淀积磁性包层侧壁衬垫262、导电层250、磁性包覆顶层252和钝化层254之前淀积阻挡层材料。一般来说，阻挡层280、282、284和286使用PVD来淀积。另外，可以使用CVD、PVD和CVD的组合。在淀积阻挡层材料之后，从被淀积层的抛光和蚀刻开始接着执行上文讨论的处理流程。一般来说，阻挡层材料的厚度大约为5至20纳米。本领域的普通技术人员将认识到阻挡层材料的选择取决于在阻挡层280、282、283和284的任何一侧上的材料。为了限制NiFe、CoFe和NiFeCo之间的扩散，阻挡层280、282、284和286可以由Ta、TiW、TiN、TaN等等所构成。
尽管已经根据MTJ阵列描述本发明，但是本领域的普通技术人员将认识到本发明可以用于其他器件，特别是GMR阵列。图15示出GMR阵列30。可以是一个字线的写入线32包括本发明的磁性包覆顶层252。一个分离的位线34把在一个阵列中的GMR存储单元36与其他GMR存储单元相连接。在该磁性叠层中的非磁性导体38通常是在GMR阵列中的一个导体。如本领域的普通技术人员所公知，GMR阵列30通过位线34读出。
与形成覆盖该沟槽的磁性包覆顶层结构现有技术的写入线结构不同，本发明有利地在该沟槽中形成磁性包覆顶层结构。则消除了为了对齐和抑制磁场的目的而增加磁性包覆顶层结构的尺寸的必要性。因此，磁性包覆顶层252的宽度尺寸可以被缩放到基本上与沟槽的宽度尺寸相同的尺寸，并且远小于现有的磁性包覆顶层结构的宽度尺寸。相应地，存储单元的尺寸和伸缩性不再受到磁性包覆顶层尺寸要求的限制。另外，所公开的实施例可以被集成到一个现有的处理流程中，而不使用除了在现有技术中所使用的材料之外的其它材料，并且在该处理和处理设备中仅仅具有由受限制的改变。
在上述说明书中，已经参照具体的实施例描述本发明。但是，本领域的普通技术人员认识到可以作出各种改变和变化而不脱离在下文的权利要求中所给出的本发明的范围。相应地，该说明书和附图被认为是说明性而非限制性的，并且所有这种改变被认为是包含在本发明的范围内。优点、其他特点以及对问题的解决方案已经参照具体的实施例进行了描述。但是，该优点、特点、对问题的解决方案以及变得显而易见的可能造成任何优点、特点和解决方案的任何要素不被认为是任何权利要求的一个关键、必要和本质的特征或要素。
权利要求
1.一种半导体器件，其中包括写入线，其在施加电流之后产生一个磁场，其中该写入线在该沟槽中延伸，并且进一步包括一个导电写入线材料以及一个磁性包层材料，其中该磁性包层材料至少部分地包围沿着侧壁的该写入线材料以及该导电写入线材料的上表面，其中覆盖该上表面的该磁性包层材料的部分实质性地相对于该沟槽的顶部凹陷。
2.根据权利要求1所述的半导体器件，其中进一步包括在该沟槽下方的磁性存储单元。
3.根据权利要求1所述的半导体器件，其中至少90％的磁性包层材料相对于该沟槽的上表面凹陷。
4.一种半导体器件，其中包括置于数字线和位线之间的磁性存储单元，其中该数字线在第一方向上延伸；以及该位线在一个沟槽内在与第一方向相垂直的第二方向上延伸，并且进一步包括一种导电位线材料和一种磁性包层材料，其中该磁性包层材料至少部分地包围沿着侧壁的该导电位线材料以及该导电位线材料的上表面，其中覆盖该上表面的该磁性包层材料的部分实质性地相对于该沟槽的顶部凹陷。
5.一种半导体器件，其中包括绝缘层；在该绝缘层内的沟槽开口；在该沟槽开孔内沿着该沟槽开口的侧壁设置的侧壁磁性包层材料；在该沟槽开口内至少部分地被侧壁磁性包层材料所包围的导电材料；以及在该沟槽开口内的覆盖磁性包层材料，其中该覆盖磁性包层材料的部分实质性地相对于该绝缘层的上表面凹陷。
6.根据权利要求5所述的半导体器件，其中该覆盖磁性包层材料的上表面和该绝缘层的上表面相互平齐。
7.根据权利要求5所述的半导体器件，其中进一步包括至少部分地包围该导电材料的阻挡层材料。
8.根据权利要求5所述的半导体器件，其中该半导体器件结构进一步作为一个磁阻随机存取存储器位线。
9.根据权利要求5所述的半导体器件，其中进一步包括在该绝缘层和侧壁磁性包层材料之间的第二阻挡层材料。
10.一种用于形成半导体器件的方法，其中包括形成覆盖半导体器件基片的磁性存储单元；形成覆盖该磁性存储单元的绝缘层；在该绝缘层内形成沟槽开口；在该沟槽的相邻侧壁上形成磁性包层侧壁衬垫；在该沟槽内形成导电材料；在该沟槽内形成磁性包覆顶层并且覆盖导电位线材料；其中该磁性包覆顶层的部分至少实质性相对于该绝缘层的上表面凹陷，其中在该沟槽内的导电位线材料、磁性包层侧壁衬垫和磁性包覆顶层的组合形成一个包层位线。
全文摘要
在此公开一种用于磁阻存储单元(240a)的自对齐磁性包层位线结构(274)及其形成方法，其中自对齐磁性包层位线结构(274)在一个的沟槽(258)内延伸，并且包括导电材料(250)、磁性包层侧壁(262)以及磁性包层盖(252)。磁性包层侧壁(262)至少部分地包围导电材料(264)，并且磁性包层盖(252)至少实质性地在该沟槽内相对于该沟槽的顶部凹陷。
文档编号H01L27/22GK1481583SQ01820458
公开日2004年3月10日 申请日期2001年11月8日 优先权日2000年11月15日
发明者罗伯特·E·琼斯, 罗伯特 E 琼斯, C 巴伦, 卡罗尔·C·巴伦, D 卢科斯基, 埃里克·D·卢科斯基, 利 M 梅尔尼奇, 布拉德利·M·梅尔尼奇 申请人:摩托罗拉公司