专利名称：平面环绕栅极快闪存储单元的结构及其制造方法
技术领域：
本发明涉及一种闪存(Flash Memory)及其制作方法，特别是涉及一种平面环绕栅极(Horizontal Surrounding Gate；HSG)快闪存储单元(Cell)的结构及其制造方法。
依功能区分，半导体存储器件可以分为只读存储器(Read-Only Memory；ROM)以及随机存取内存(Random Access Memory；RAM)。由于，ROM所存入的数据不会因电源供应中断而消失，故又称为非挥发性内存(Non-VolatileMemory)。相反地，RAM所记忆的数据必须利用不断充电才能予以维持，故又称为挥发性内存(Volatile Memory)。其中，ROM可依数据存入的方式而细分为幕罩式只读存储器(MROM)、可抹除可编程只读存储器(EPROM)、可电除可编程只读存储器(EEPROM)、以及闪存。而RAM则可依结构不同而细分为动态随机存取内存(DRAM)以及静态随机存取内存(SRAM)。
随着可携式电子产品的日益普及，对于轻巧可靠的储存器件也产生了迫切需求。无论是数字照相机(Digital Camera)、笔记型计算机(Notebook)、个人数字助理(Personal Digital Assistant；PDA)、数字音乐播放器、或者是行动电话(Mobile Phone)等，皆需要可靠且便利的方式来储存并传送数据。由于，闪存并不须在充电时才能维持数据的记忆，因此广泛地应用在可携式电子产品中。
请参照
图1，其为常见堆栈式栅极(Stacked Gate)快闪存储单元的结构剖面图。快闪存储单元100形成于半导体的基底102上，其穿隧氧化层(Tunneling Oxide Layer)108、浮置栅(Floating Gate)110、介电层112、以及控制栅(Control Gate)114依序堆栈而形成于半导体的基底102上，而其源极(Source)104以及漏极(Drain)106则利用热扩散或离子植入(IonImplantation)的方式将离子掺杂(Doping)至基底102而形成。其中，浮置栅110以及控制栅114一般由复晶硅(Polysilicon)所构成，因此介电层112又称为内复晶硅介电层(Inter-poly Dielectric；IPD)。此外，介电层112通常由氧化硅/氮化硅/氧化硅(Oxide/Nitride/Oxide；ONO)三层材料堆栈而成，从而提供更好的阻绝能力，而避免浮置栅110中的电荷进入控制栅114中。
快闪存储单元100的写入(Programming)操作，一般采用信道热电子注入(Channel Hot Electron Injection；CHEI)的方式来进行。举例而言，信道热电子注入的方式可将基底102以及源极104的电压设定为0伏特(V)，而将漏极106的电压设定在3伏特左右，并将控制栅114接高电压，例如12伏特。此时，源极104内的电子受到漏极106电压的驱动，而经由信道区105向漏极106移动，并受到高信道电场加速而使其能量升高。尤其在信道区105与漏极106的邻接区域，电子的能量获得大幅的提高，而产生热电子效应。由于，热电子效应的影响，使得部分的电子具有足以越过穿隧氧化层108的能障的能量，再加上施加在控制栅114的高电压的吸引，而驱使电子穿过穿隧氧化层108注入浮置栅110。
另一方面，快闪存储单元100的抹除(Erasing)操作，一般采用FN穿隧效应(Fowler-Nordheim Tunneling)的方式来进行，其中利用FN穿隧效应的方式所进行的抹除操作又可分成信道式抹除法以及源极/漏极式抹除法。其中，信道式抹除法系对控制栅114施加负电压或使其接地，并在信道区105施加高电压，例如12伏特。从而将浮置栅110内的电子吸引至信道区105，而完成数据的抹除。而源极/漏极式抹除法则对控制栅114施加负电压或使其接地，并对源极104、漏极106、或者源极104与漏极106同时施加高电压，例如12伏特。从而将浮置栅110内的电子吸引至源极104及/或漏极106，而完成数据的抹除。
随着半导体制作技术不断提高，进行快闪存储单元100的写入操作以及抹除操作所需施加的电压虽已下降，然而所需的电场强度仍维持不变。在快闪存储单元100写入操作以及抹除操作的电压维持不变的情况下，难以在施加电压减少时达到写入操作以及抹除操作所需的电压要求。目前，有两种方式可用以降低快闪存储单元100写入操作以及抹除操作的电压，第一种为降低穿隧氧化层108的厚度，第二种则是增加控制栅114与浮置栅110之间的电容耦合比(Capacitor Coupling Ratio)。由于，穿隧氧化层108的厚度乘上用以写入/抹除快闪存储单元100的电场与写入/抹除快闪存储单元100的电压成正比，因此缩减穿隧氧化层108的厚度可降低写入/抹除快闪存储单元100的电压。然而，为了保证快闪存储单元100的可靠度(Reliability)，穿隧氧化层108的厚度较佳为大于80，更佳为约100，能缩减的空间相当小。另一方面，增加控制栅114与浮置栅110之间的电容耦合比可以使得浮置栅110耦合自控制栅114的电压提高。因此，可以降低快闪存储单元100的写入/抹除操作所需施加的电压。然而，在一般的快闪存储单元100的制作方法中，提高控制栅114与浮置栅110之间的电容耦合比通常会导致快闪存储单元100的尺寸增加，而且导致制作成本的提高。
此外，由于穿隧氧化层108的厚度下降空间有限，因此当所施加的电压减少时，无法有效控制从源极104经信道区105往漏极106的电子。尤其，器件尺寸持续微小化使得栅极区不断缩小，而随着栅极区的缩小使得位于信道区105下方的较为远离栅极的次信道区(Sub-Channel Area)的漏电流(Leakage Current)情况更为严重。特别是当快闪存储单元100采用源极/漏极式抹除法时，源极104/漏极106需具有较大的接合(Junction)深度。因此，漏电流的情况会更加恶化。
上述常见快闪存储单元结构中，源极与漏极间的漏电流现象日益恶化。而且，无法在不增加单元尺寸以及制作方法成本的情况下，有效提高控制栅与浮置栅之间的耦合电容。
本发明的另一目的在于提供一种形成于沟道的平面环绕栅极快闪存储单元结构，其浮置栅与控制栅除了将位于沟道上方的信道薄膜环绕住外，还可形成于信道薄膜与沟道底部之间的空间。由于，可利用增加沟道的深度来提高浮置栅与控制栅的叠合面积，而提高浮置栅与控制栅之间的电容耦合比。因此，在不增加快闪存储单元的尺寸下，即可轻易地获得较高的浮置栅与控制栅电容耦合比，而使浮置栅获得较高的耦合电压，进而降低快闪存储单元的写入/抹除电压。
本发明的再一目的在于提供一种平面环绕栅极快闪存储单元的制造方法，其在信道区域形成尺寸大于信道的沟道，并在沟道的侧壁旁制作间隙壁(Spacer)后，填入牺牲层(Sacrificial Layer)。接着，在牺牲层上形成信道薄膜后，移除沟道内的牺牲层，而使信道薄膜如同独木桥(Single-plankBridge)般跨在间隙壁上，并使信道薄膜与沟道底部之间具有一空间。利用控制信道薄膜与沟道底部间的空间的深度，可调整后续形成于此空间的浮置栅以及控制栅的叠合面积，从而改善浮置栅与控制栅间的电容耦合比。
根据以上所述的主要目的，本发明提供了一种平面环绕栅极快闪存储单元的结构，至少包括一基底，此基底上至少包括一隔离区、一信道区、以及一沟道位于隔离区上，其中上述的隔离区的尺寸大于信道区的尺寸，隔离区涵盖住全部的信道区；一源极以及一漏极分别位于上述的信道区的两侧；多个间隙壁位于上述的沟道的侧壁旁以及隔离区上；一结晶半导体薄膜位在上述之间隙壁的一部分上，且此结晶半导体薄膜分别与源极以及漏极连接；一氧化层环绕在上述的结晶半导体薄膜旁并将此结晶半导体薄膜包覆住；一浮置栅，其中此浮置栅的一部分环绕在上述的氧化层旁并将氧化层包覆住，且此浮置栅的另一部分覆盖在上述之间隙壁、隔离区、以及沟道上，而此浮置栅的材料为复晶硅；一介电层，其中此介电层的一部分环绕在结晶半导体薄膜外的浮置栅旁并将此部分的浮置栅包覆住，且此介电层的另一部分则覆盖在另一部分的浮置栅上；以及一控制栅，其中此控制栅环绕在结晶半导体薄膜外的介电层旁并将此部分的介电层包覆住，且此控制栅并覆盖在介电层的另一部分上，而此控制栅的材料为复晶硅。
根据以上所述的再一目的，本发明还提供了一种平面环绕栅极快闪存储单元的制造方法，至少包括提供一基底，且此基底上至少包括一隔离区以及一信道区，其中上述的隔离区的尺寸大于信道区的尺寸，而且此隔离区涵盖住全部的信道区，而此隔离区中充填有一绝缘材料；移除位于隔离区中的绝缘材料的一部分，从而在此隔离区上形成一沟道位于上述的基底中；形成多个间隙壁位于沟道中，并且位于沟道的侧壁旁；形成一牺牲层覆盖隔离区、沟道、以及间隙壁，且此牺牲层填满沟道，其中间隙壁的材料与牺牲层的材料为选自不同的介电材料；形成一非晶硅(Amorphous)半导体层覆盖在上述的基底、间隙壁、以及牺牲层上；进行一再结晶(Recrystallization)步骤，从而使得位于上述的隔离区上的非晶硅半导体层形成一结晶半导体薄膜，并使得覆盖在基底上的非晶硅半导体层与基底结合在一起，其中此再结晶步骤的温度介于约500℃至约600℃之间，且此再结晶步骤进行的时间介于约0.5小时至约6小时之间；移除部分的结晶半导体薄膜，而仅留下位于信道区上的另一部分的结晶半导体薄膜，并暴露出间隙壁的一部分以及牺牲层的一部分；移除上述的牺牲层，并暴露出沟道的底部，从而使得上述的结晶半导体薄膜的另一部分、间隙壁、以及沟道的底部之间构成一中空区域，并使得结晶半导体薄膜的另一部分与沟道之间形成多个狭缝；形成一氧化层覆盖结晶半导体薄膜残留的部分，其中此氧化层为穿隧氧化层；形成一浮置栅覆盖上述的氧化层、中空区域的一侧壁、以及中空区域的一底部，其中此浮置栅的材料为复晶硅；形成一介电层覆盖浮置栅，其中此介电层为氧化硅/氮化硅/氧化硅(ONO)所构成的堆栈结构；以及形成一控制栅覆盖介电层，而此控制栅的材料为复晶硅。其中，本发明的平面环绕栅极快闪存储单元的源极以及漏极可在上述的非晶硅半导体层形成前，或者是在控制栅形成后，利用例如离子植入的方式，将离子置入信道区两旁的基底中而形成。
目前，半导体器件的隔离区202通常系采用浅沟道隔离(Shallow TrenchIsolation；STI)制作方法来制作，其先在基底200上形成沟道状开口，再在此沟道状开口中填入绝缘材料而形成。在本发明中，隔离区202的尺寸大于信道区204的尺寸，如图3所示。接着，利用例如蚀刻的方式去除部分的绝缘材料，而在隔离区202上形成较浅的沟道206，如图2所示。
请参照图4，当沟道206形成后，先沉积一层介电薄膜(仅绘示间隙壁214的部分)覆盖在基底200、隔离区202、以及沟道206上。再利用例如非等向性(Anisotropic)蚀刻的方式蚀刻此介电薄膜，从而在隔离区202上的沟道206的侧壁旁形成间隙壁214。其中，间隙壁214的材料可例如为氧化硅以及氮化硅(Si3N4)等，且间隙壁214可用以隔离后续形成的栅极与源极218以及漏极220(见图5)。此时，形成牺牲层216覆盖在基底200、间隙壁214、以及隔离区202上，并填满沟道206。其中，牺牲层216的材质为介电材料，例如氮化硅以及氧化硅等。然而，牺牲层216的材料需不同于间隙壁214的材料，以在后续去除牺牲层216时不致对间隙壁214造成损害。此外，牺牲层216的化学机械研磨率(Chemical Mechanical Polishing Rate；CMP Rate)近似于基底200的化学机械研磨率，且牺牲层216与基底200以及隔离区202之间具有高蚀刻选择比(Selectivity)。再利用例如化学机械研磨的方式进行牺牲层216的平坦化，从而将位于基底200上的牺牲层216去除，而留下沟道206中的牺牲层216。然后，利用例如离子植入法将离子掺杂至基底200上的源极区208以及漏极区210，而在信道区204的两旁形成源极218以及漏极220，如图5所示。其中，当所形成的源极218与漏极220为N+型时，快闪存储单元为N型，而当所形成的源极218与漏极220为P+型时，则快闪存储单元为P型。此外，源极218与漏极220亦可在快闪存储单元的控制栅极结构完成后，再利用离子植入等方式来植布。
请同时参照图6以及图7，其中图7为图6的结构的俯视图。先沉积一层非晶硅半导体薄膜(未绘示)覆盖在基底200、源极218、漏极220、牺牲层216、以及间隙壁214上。再利用例如固态磊晶(Solid Phase Epitaxy)技术对此非晶硅半导体薄膜进行再结晶步骤，从而使得此非晶硅半导体薄膜结晶形成单晶硅半导体薄膜。其中，进行非晶硅半导体薄膜的再结晶步骤系将温度控制在介于约500℃至约600℃下，进行约0.5小时至约6小时。由于，位于基底200、源极218、以及漏极220上的非晶硅半导体薄膜经再结晶步骤后会顺着基底200、源极218、以及漏极220原来的晶格方向成长，而与基底200、源极218、以及漏极220结合在一起。因此，仅在隔离区202的牺牲层216以及间隙壁214上形成结晶半导体薄膜222。此时，进行结晶半导体薄膜222的掺杂，而将N型掺质(对P型快闪存储单元)或P型掺质(对N型快闪存储单元)植入结晶半导体薄膜222中。然而，此掺杂步骤亦可在非晶硅半导体层沉积时，临场(In-situ)同时进行。结晶半导体薄膜222分别与源极218以及漏极220接合，可用以作为本发明的快闪存储单元的信道。接着，去除器件区212外的结晶半导体薄膜222，并约暴露出部分之间隙壁214以及部分的牺牲层216，如图7所示。请同时参照图8以及图9，图9绘示沿着图8的I-I剖面线所获得的剖面图。此时，便可从牺牲层216所暴露的部分进行蚀刻，从而将其余的牺牲层216移除，而暴露出沟道206的底部。于是，在结晶半导体薄膜222、间隙壁214、以及沟道206的底部之间形成中空区域224，如图9所示。而且，结晶半导体薄膜222与沟道206之间形成多个狭缝226，如图8图所示。
接着，请一并参照图10、图11、以及图12，其中图11为沿着图10的II-II剖面线所获得的剖面图，而图12则是沿着图10的III-III剖面线所获得的剖面图。先形成氧化层228包覆环绕着结晶半导体薄膜222，并覆盖基底200，其中环绕着结晶半导体薄膜222的氧化层228是用以作为本发明的快闪存储单元的穿隧氧化层，而氧化层228的厚度较佳是大于80，更佳是约100，以确保器件的可靠度。再沉积浮置栅230的材料，例如复晶硅以及非晶硅，包覆环绕住氧化层228，并覆盖中空区域224的底部以及中空区域224的侧壁。利用例如等向性蚀刻的方式将沟道206外的浮置栅230材料以及氧化层228去除，而形成如图11与图12所示的结构。为了使后续的材料层能顺利的形成，狭缝226不能被完全掩盖或填满，如图10与图12所示。
请同时参照图13至图15，其中图14是绘示沿着图13的IV-IV剖面线所获得的剖面图，而图15则是绘示沿着图13的V-V剖面线所获得的剖面图。在完成浮置栅230后，先沉积介电层232环绕包覆浮置栅230(包括位于沟道206内的浮置栅230)以及基底200，其中介电层232可例如为内复晶硅介电层，且介电层232可例如为由氧化硅/氮化硅/氧化硅(ONO)所构成的堆栈材料层，以提供较佳的阻绝能力，来避免浮置栅230中的电荷经由介电层232逃脱进入控制栅234。再沉积控制栅234的材料，例如非晶硅以及复晶硅，环绕并包覆住介电层232，包括位于沟道206内的介电层232。然后，将控制栅234的图案成形，而完成本发明的平面环绕栅极快闪存储单元的结构，如图14与图15所示。
本发明的浮置栅230与控制栅234的叠合面积可利用变化结晶半导体薄膜222与沟道206底部间的中空区域224的深度，来加以调整。并且，藉此改善浮置栅230与控制栅234之间的电容耦合比。
本发明的平面环绕栅极快闪存储单元的数据写入操作可采用例如信道热电子注入(CHEI)的方式。进行数据写入操作系将源极218接地或使其电压为0伏特，且将漏极220的电压设定在约为3伏特，并同时将控制栅234接高电压，例如约12伏特。由于，源极218内的电子受到源极218与漏极220的电压差的驱动，使其经由信道，即结晶半导体薄膜222，向漏极220移动。电子在结晶半导体薄膜222中行进的同时，受到高信道电场加速而能量升高。特别在邻近漏极220时，电子的能量将大量增加，而产生热电子效应。利用热电子效应使得部分的电子具有足以越过氧化层228的能障的能量，再加上控制栅234的高电压的吸引，驱使电子穿过氧化层228注入浮置栅230中，而完成数据的写入。
本发明的平面环绕栅极快闪存储单元的数据抹除操作，可采用例如FN穿隧效应的源极/漏极式抹除法来进行。使控制栅234接地或对其施加负电压，并对源极218、漏极220、或者同时对源极218与漏极220施加高电压，例如约12伏特。利用源极218及/或漏极220的高电压，吸引位于浮置栅230内的电子，使这些电子穿过氧化层228经结晶半导体薄膜222进入源极218及/或漏极220，便完成了数据的抹除。
本发明的一优点就是因为本发明的平面环绕栅极快闪存储单元结构的信道为结晶半导体薄膜，并受到浮置栅以及控制栅的包覆环绕。因此，不但可避免短信道效应，更可有效改善源极与漏极间的漏电流，且电流可同时在信道的两侧导通，而提高存储单元的开启状态的电流。
本发明的另一优点就是可在不增加快闪存储单元的尺寸下，仅仅利用增加沟道的深度，便可使浮置栅与控制栅的叠合面积变大。因此，可提高浮置栅与控制栅之间的电容耦合比，而达到降低快闪存储单元的写入/抹除电压的目的如熟悉此技术的人员所了解的，以上仅为本发明的较佳实施例而已，并非用以限定本发明；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求内。
权利要求
1.一种平面环绕栅极快闪存储单元的结构，其特征在于，所述结构至少包括一基底，且所述基底上至少包括一隔离区、一信道区、一沟道位于所述隔离区上、以及一源极与一漏极分别位于所述信道区的两侧，所述隔离区的一尺寸大于所述信道区的一尺寸，且所述隔离区涵盖住全部的所述信道区；多个间隙壁位于所述沟道的侧壁旁；一结晶半导体薄膜位于所述沟道的一部分上，且所述结晶半导体薄膜的两侧分别与所述源极以及所述漏极连接；一氧化层；一浮置栅；一介电层；以及一控制栅，所述结晶半导体薄膜依序被所述氧化层、所述浮置栅的一部分、所述介电层的一部分、以及所述控制栅所环绕并包覆，且所述沟道以及所述些间隙壁依序被所述浮置栅的另一部分、所述介电层的另一部分、以及所述控制栅所覆盖。
2.如权利要求1所述的平面环绕栅极快闪存储单元的结构，其特征在于，所述些间隙壁的材料为一介电材料。
3.如权利要求1所述的平面环绕栅极快闪存储单元的结构，其特征在于，所述结晶半导体薄膜为所述平面环绕栅极快闪存储单元的一信道。
4.如权利要求1所述的平面环绕栅极快闪存储单元的结构，其特征在于，所述氧化层为一穿隧氧化层。
5.如权利要求1所述的平面环绕栅极快闪存储单元的结构，其特征在于，所述浮置栅的材料以及所述控制栅的材料为复晶硅。
6.一种平面环绕栅极快闪存储单元的制造方法，其特征在于，所述方法至少包括提供一基底，且所述基底上至少包括一隔离区以及一信道区，所述隔离区的一尺寸大于所述信道区的一尺寸，且所述隔离区涵盖住全部的所述信道区，而所述隔离区中充填有一绝缘材料；移除所述隔离区的所述绝缘材料的一部分，从而在所述隔离区上形成一沟道位于所述基底中；形成多个间隙壁位于所述沟道中且位于所述沟道的一侧壁旁；形成一牺牲层(Sacrificial Layer)覆盖所述隔离区、所述沟道、以及所述些间隙壁，且所述牺牲层填满所述沟道；形成一非晶硅半导体层覆盖在所述基底、所述些间隙壁、以及所述牺牲层上；进行一再结晶步骤，从而使得覆盖在所述基底上的所述非晶硅半导体层与所述基底结合在一起，并使得位于所述隔离区上的所述非晶硅半导体层形成一结晶半导体薄膜；移除部分的所述结晶半导体薄膜，而仅留下位于所述信道区上的另一部分的所述结晶半导体薄膜，并暴露出所述些间隙壁的一部分以及所述牺牲层的一部分；移除所述牺牲层，并暴露出所述沟道的一底部，从而使得所述结晶半导体薄膜的所述另一部分、所述些间隙壁、以及所述沟道的所述底部之间构成一中空区域，并使得所述结晶半导体薄膜的所述另一部分与所述沟道之间形成多个狭缝；形成一氧化层覆盖所述结晶半导体薄膜的所述另一部分；形成一浮置栅覆盖所述氧化层、所述中空区域的一侧壁、以及所述中空区域的一底部；形成一介电层覆盖所述浮置栅；以及形成一控制栅覆盖所述介电层。
7.如权利要求6所述的平面环绕栅极快闪存储单元的制造方法，其特征在于，形成所述非晶硅半导体层的步骤前，还至少包括形成一源极以及一漏极于所述基底中，且所述源极以及所述漏极系分别位于所述信道区的两侧。
8.如权利要求6所述的平面环绕栅极快闪存储单元的制造方法，其特征在于，形成所述控制栅的步骤后，还至少包括形成一源极以及一漏极于所述基底中，且所述源极以及所述漏极系分别位于所述信道区的两侧。
9.如权利要求6所述的平面环绕栅极快闪存储单元的制造方法，其特征在于，所述些间隙壁为一介电材料，且所述牺牲层为另一介电材料。
10.如权利要求6所述的平面环绕栅极快闪存储单元的制造方法，其特征在于，所述牺牲层与所述基底以及所述隔离区中的所述绝缘材料之间具有高蚀刻选择比(Etching Selectivity)，且所述牺牲层的化学机械研磨率(CMPRate)近似于所述基底的化学机械研磨率。
11.如权利要求6所述的平面环绕栅极快闪存储单元的制造方法，其特征在于，进行所述再结晶步骤的一温度介于约500℃至约600℃之间，且所述再结晶步骤的一时间介于约0.5小时至约6小时之间。
12.如权利要求6所述的平面环绕栅极快闪存储单元的制造方法，其特征在于，所述结晶半导体薄膜的所述另一部分为所述平面环绕栅极快闪存储单元的一信道。
13.如权利要求6所述的平面环绕栅极快闪存储单元的制造方法，其特征在于，所述介电层为一内复晶硅介电层，且所述介电层为一氧化硅/氮化硅/氧化硅(ONO)堆栈结构。
全文摘要
本发明公开一种平面环绕栅极快闪存储单元(Horizontal Surrounding Gate Flash Memory Cell)的结构及其制造方法。本发明的平面环绕栅极快闪存储单元系位于隔离区的沟道中，其信道区域为半导体薄膜所构成并依序由穿隧氧化层(Tunneling Oxide Layer)、浮置栅(Floating Gate)、以及控制栅(Control Gate)所包覆环绕，而且浮置栅以及控制栅亦同时形成于信道区域下方的沟道内。因此，信道漏电流(Leakage Current)的情况可获得改善，且源极(Source)/漏极(Drain)的接合(Junction)深度亦不会造成短信道效应。此外，控制栅与浮置栅之间的耦合电容(Coupling Capacitor)可轻易地利用增加沟道深度予以提高。
文档编号H01L21/70GK1447439SQ02107869
公开日2003年10月8日 申请日期2002年3月25日 优先权日2002年3月25日
发明者张文岳 申请人:华邦电子股份有限公司