专利名称：集成电路的阻断电路的制作方法
技术领域：
本发明有关一种集成电路的阻断电路(bar circuit)，特别是有关于晶片上电感器电路的阻断电路。
(2)背景技术当集成电路元件朝缩小尺寸方面设计时，将不同各种功能整合至相同集成电路晶片的要求也随之增加。举例来说，携带式无线通讯产品已经成为高占有率的消费性产品，若干产品在10-20亿赫兹(1-2GHz)频率的范围间操作；结果产生了整合射频前端电路至高产能的硅集成电路制程的要求，并允许模拟、数字、射频等功能组合至同一集成电路晶片。然而，以硅制程技术想要制造通讯上所用的射频电路所需的具有高品质系数(high quality factors，Q)的电感器，仍有若干窒碍难行的问题需克服。
人们在硅集成电路技术中整合高品质系数电感器上进行许多的努力，但至多只有3-8不等的品质系数；利用硅制程技术产生这样的问题，部分是因为硅底材的电导造成电感器的流失。当频率接近自谐振频率(self-resonant frequency)时，电感(inductance)值会随之降低，这是众所皆知的事。在导电性硅底材中所流失的电感器，是可以藉助于连接至硅底材的杂散电容具有相对较大值与导体而增加。
因此，努力的方向有，在硅制程技术中，于底材蚀刻出一凹槽，将由氧化物包围、螺旋形式的电感器沉积其中。此外，利用5或6层级金属BiCMOS技术提供较高品质系数的电感器。上述做法的优点是，这些被氧化物包围中的电感器被大量的绝缘结构与金属层隔开，使之远离硅底材。但无论如何，对于CMOS制程技术中只需2至4层级的结构而言，实在是过剩了。
如图1所示，为整体模式(monolithic-mode)晶片上的电感器(on-chipinductor)的一般电路模式，Ls表示本征电感器(intrinsic inductor)；Rs为寄生电容(parasitic capacitance)；Cp为晶片上电感器的一寄生电容；Cox为晶片上电感器与底材的间的电容；及Rb表示模拟涡流电流部分的电阻；Cox与Rb皆会因底材而流失。当晶片上的电感器在操作模式时，交流电流会产生磁通量的改变，进而感应底材中的涡流电流产生；另外，点感器本身亦视为一能量容器，在底材中愈多的涡流电流产生意味着愈多的能量流失，相当于品质系数的降低。此外，经由底材的电感器的串音(cross talk)也会发生。
一般而言，保护环(guard ring)可以用来避免串音效应；然而，涡流电流仍然存在，并且造成电感器品质的下降。另一方面，金属遮蔽(metal shield)也可用来减少涡流电流，但是会牺牲电感器的效能。
(3)发明内容本发明的主要目的在于提供一集成电路中的阻断电路；此阻断电路利用增加一半导体底材的阻抗减少串音效应及减少由集成电路的电感器所感应的涡流电流。
本发明的另一目的在于提供一晶片上电路中的阻断电路。在一半导体底材中一般长条井下方的长条深井可以减少半导体底材所导致的电磁干扰效应(EMI)。
根据以上所述的目的，本发明提供一种减少集成电路串音(cross talk)与涡流电流(eddy current)的一阻断电路(bar circuit)，其阻断电路包括具有一第一导电性的一半导体底材；于半导体底材中的具有一第二导电性的一第一长条井；及于半导体底材中的具有第二导电性的一第二长条井，第二长条井于第一长条井下方，并与第一长条井下方相邻，藉以形成一连接阻障以阻断串音与涡流电流。
为进一步说明本发明的目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)
图1为说明先前技术的部份等效电路的示意图。
图2是根据本发明一实施例的具有晶片上电感器的集成电路的部分正面结构示意图。
图3A至图3D是根据图2中2-2切线的多种结构的剖面示意图。
(5)具体实施方式
当本发明以如下的实施例详细描述的时，熟悉此领域的人士应有所认知，还可在不脱离本发明精神的情况下提出种种的等效修正与替换。所运用来揭示的结构或方法并不仅局限于特定的晶片上电感器电路，而图示亦是用来加以说明较佳实施例，而非加以限缩本发明范围。
本发明的存储器阵列的不同部分并没有依照尺寸绘图。某些尺度与其他相关尺度相比已经被夸张，以提供更清楚的描述和本发明的理解。另外，虽然在这里画的实施例是以具有宽度与深度在不同阶段的二维中显示，应该很清楚地了解到所显示的区域只是晶片上电感器电路的一部份，其中可能包含许多在三维空间中排列的元件。相对地，在制造实际的元件时，图示的区域具有三维的长度，宽度与高度。
本发明提供一种减少集成电路串音(cross talk)与涡流电流(eddy current)的一阻断电路(bar circuit)，其阻断电路包括具有一第一导电性的一半导体底材；一电感器元件于半导体底材上；具有一第二导电性的数个第一长条井于半导体底材中及电感器元件的下；及具有第二导电性的数个第二长条井于半导体底材中，此第二长条井于第一长条井下方，并与第一长条井下方相邻，藉以形成一连接阻障以阻断串音与涡流电流。
图2为本发明一实施例部分正视示意图，用以说明根据本发明的具有晶片上电感器的集成电路的结构。一晶方10包括一半导体底材12，例如砷化镓、有掺杂或非掺杂硅、或是锗等等；在半导体底材12中有若干长条井14。特别要强调的是，这些长条井的排列不限于图2中所示的，其可以是任何的安排形式。在半导体底材12上形成一导电层，其经图案移转以形成一平面螺型电感器16；当然，电感器的几何形状亦不限于图上所示的形状。
接着，图3为图2中以2-2为切线的部份剖面示意图。为简化说明起见，部份层数与元件并没有显示于图上。在半导体底材12上为螺型电感器16，在第一个实施例中，半导体底材12为P型硅底材。在半导体底材12中的长条井14则为N型。本发明的关键是，在长条井14下方、与长条井14相邻处有若干长条深井15；长条深井15具有较长条井14多的N型掺质，并形成P-N-P连接阻障(junctionbarrier)。长条深井15的深度约在半导体底材12的表面下约3-5微米；另外，长条井14可连接至外部高电压(Vdd)或是浮接状态(floating)。
当螺型电感器16在操作模式下，会产生磁通量的变化，因而在半导体底材12中产生涡流电流，由长条深井15、长条井14与半导体底材12互相配合所形成的P-N-P连接阻障则可以阻断此操作中螺型电感器16所感应的涡流电流。另外，长条深井15的形成可以增加半导体底材12的阻抗，进而消除经由半导体底材12深层区域的串音(cross talk)发生的可能性。
参照图3B为本发明结构的第二个实施例。半导体底材12掺以P型离子，长条深井15与长条井14则是掺以不同浓度的N型离子。在第二个实施例中，在长条井14形成另一长条P井17，长条P井17则可以连接至外部低电压(Vss)或是浮接状态。
图3C为本发明的第三个实施例示意图。半导体底材12掺以N型离子，长条深井15与长条井14则是掺以不同浓度的P型离子。而在第三个实施例中是形成N-P-N连接阻障，其亦可以阻断螺型电感器16所感应的涡流电流，并减少串音效应；长条井14可连接至外部低电压(Vss)或是浮接状态。
图3D为本发明的第四个实施例示意图。半导体底材12掺以N型离子，长条深井15与长条井14则是掺以不同浓度的P型离子。长条井14形成另一长条N井18，长条N井18则可以连接至外部高电压(Vdd)或是浮接状态。本发明中的P-N-P连接阻障与N-P-N连接阻障，皆可以阻断螺型电感器16所感应的涡流电流，并减少串音效应。这样，电感器的能量不会在半导体底材中被消耗掉；另外，本发明结构可以改善品质系数与降低半导体底材中的杂讯。特别要强调的是，在没有增加制程复杂性的优点下，对于射频与混合模式的产品也可以利用本发明的长条深井。
本发明提供具有晶片上电感器的集成电路中深井的结构。长条深井藉由阻断感应涡流电流与减少经由半导体底材深层区域的串音效应，来达到改善集成电路的品质系数的目的，这样，集成电路的整体效能也能随之增加。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或替换，均应包含在本申请权利要求所限定的专利保护范围内。
权利要求
1.一种减少集成电路串音与涡流电流的阻断电路，其特征在于，包括具有一第一导电性的一半导体底材；具有一第二导电性的一于该半导体底材中的第一长条井；及具有该第二导电性的一于该半导体底材中的第二长条井，该第二长条井于该第一长条井下方，并与该第一长条井下方相邻，藉以形成一连接阻障以阻断该串音与该涡流电流。
2.如权利要求1所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的第一导电性与该第二导电性相反。
3.如权利要求1所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的第一长条井可连接至一外部电压。
4.如权利要求1所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的第一长条井可为浮接状态。
5.如权利要求1所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的第二长条井有一掺质浓度不同于该第一长条井所具有的掺质浓度。
6.如权利要求1所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的集成电路至少包括一于该第一长条井上方的晶片上电感器。
7.如权利要求1所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，还包括于该第一长条井中的具有该第一导电性的一第三长条井。
8.如权利要求7所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的第三长条井可以连接至一外部电压。
9.如权利要求7所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的第三长条井可以为浮接状态。
10.一种减少集成电路串音与涡流电流的阻断电路，其特征在于，包括具有一第一导电性的一半导体底材；一电感器元件于该半导体底材上；具有一第二导电性的复数个第一长条井于该半导体底材中及该电感器元件的下；及于该半导体底材中的具有该第二导电性的数个第二长条井，该第二长条井于该第一长条井下方，并与该第一长条井下方相邻，藉以形成一连接阻障以阻断该串音与该涡流电流。
11.如权利要求10所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的第一导电性与该第二导电性相反。
12.如权利要求10所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的该第一长条井还包括数个第三长条井于该第一长条井中。
13.如权利要求12所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的该第三长条井具有该第一导电性。
14.如权利要求10所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的该第二长条井位于距该半导体底材的一表面大于3微米的一深度中。
15.如权利要求10所述的减少集成电路串音与涡流电流的阻断电路，其特征在于，所述的该第二长条井有一大于该第一长条井的掺质浓度。
全文摘要
本发明主要的目的在于提供一种减少集成电路串音与涡流电流的一阻断电路，其阻断电路包括具有一第一导电性的一半导体底材；具有一第二导电性的一第一长条井于半导体底材中；及具有第二导电性的一第二长条井于半导体底材中，第二长条井于第一长条井下方，并与第一长条井下方相邻，藉以形成一连接阻障以阻断串音与涡流电流。
文档编号H01L23/522GK1434511SQ0213219
公开日2003年8月6日 申请日期2002年8月26日 优先权日2002年1月25日
发明者陈正雄, 柯宗羲 申请人:联华电子股份有限公司