专利名称：嵌入式内存测试平台装置及其测试方法
技术领域：
本发明涉及一种测试平台装置及其测试方法，尤指应用于一具有一嵌入式内存的系统整合单芯片上的测试平台装置及其测试方法。
而为能确保完成后的控制芯片可正常运作，必须再经过一测试程序来进行验证。然而，由于制造过程安排原因，嵌入式内存通常会被埋在芯片内部，因此不易直接进行测试。故一般常用的测试程序是由一集成电路测试设备(ICtester)所完成，其主要是提供大量的芯片进行快速且有效率的验证动作，而此验证动作便包括有分别对逻辑控制电路以及嵌入式内存所进行的测试程序。
但由于系统整合单芯片的工作环境较为特殊，嵌入式内存与切换动作频繁且高温的逻辑控制电路整合在同一芯片上，有别于一般设置在独立芯片上的内存电路所具有的良好工作环境，再以网络交换器控制芯片为例，单独对其嵌入式内存进行测试的结果以及对逻辑控制电路以及嵌入式内存两者一同进行测试所得的结果常有不同的结果。因此，嵌入式内存设计者必须对应一旁的逻辑控制电路因切换动作频繁且散发高热所可能产生的干扰与影响，而来调整该嵌入式内存电路的相关设计，方能使其正常运作。而从另一角度来看，每一个功能与动作都迥然不同的逻辑控制电路，对于嵌入式内存都有不同的影响。所以，具有嵌入式内存的系统整合单芯片在制造完成的初期，通常都需要经过一段测试与修改设计的往返流程，方能将该嵌入式内存电路的设计调整妥当。但在利用常用集成电路测试设备(IC tester)来执行上述测试与修改设计的往返过程时，需费时地另行编译出测试样本(test patterns)。且静态随机存取内存的设计者相对提供的测试算法(test algorithms)，并无法提供对嵌入式内存作全面性的严格测试，使得许多种可能的错误样本(failure patterns)无法进行检测且被记录下来，进而使其测试与检错程序将因耗费过长时间而延误出货时间，造成重大损失。
追究其因，是在常用集成电路测试设备(IC tester)上所执行的测试程序与其硬件所能提供的功能，都非以检错(debug)为目的所发展的测试软件与硬件，因此无法有效率地完成系统整合单芯片所需的检错(debug)程序，而如何发展出一适当且有效率的测试平台与检错方法，进而改善上述常用技术手段的缺陷，为本发明的主要目的。
较佳者，该测试平台装置还包括一电路板，其供该受测集成电路插座、该参考集成电路插座、以及该测试控制电路设置其上，以及一个人计算机，其电连接于该测试控制电路，于该读写测试动作停止时，读入该测试控制电路所输出该嵌入式内存发生错误的相关数据，并予以记录下来。其中，该个人计算机可通过一整合电子式驱动接口(IDE)与该测试控制电路进行连接。
举例而言，该测试控制电路由一可立即编程的逻辑门阵列(FPGA)所完成。
在一实施例中，该受测集成电路插座的规格符合插置一具有静态随机存取内存直接存取模式(SRAM direct access mode)的网络交换器控制芯片。此时，该参考集成电路插座的规格较佳符合插置一独立设置的静态随机存取内存直接存取模式的内存。特别是，该独立设置的静态随机存取内存直接存取模式的内存与该网络交换器控制芯片的静态随机存取内存直接存取模式的内存容量相当。
根据上述构想，其中该测试控制电路包括有一缓存器组，其储存有高低两门限值a、b；一写入数据随机数字产生器，其随机产生一数字R做为写入数据；一地址数据随机数字产生器，其随机产生一地址数据；以及一命令随机产生器，耦接至该缓存器组与该写入数据随机数字产生器，其于随机产生的数字R大于等于a时，根据随机产生所产生的该地址数据进行写入动作(write)，而当随机产生的数字R介于a、b之间时进行读取动作(read)，而当随机产生的数字R小于等于b时处于待机状态(no-operation)。
本发明另一目的在于公开一种测试平台装置，用以对一系统整合单芯片上的一嵌入式内存进行测试，该装置包括有一参考用内存电路、一受测集成电路插座、以及一测试控制电路。其中，该参考用内存电路具有第一特定的内存规格。该受测集成电路插座供一受测的系统整合单芯片插置其上，该受测的系统整合单芯片具有第二特定的内存规格的嵌入式内存，且该第二特定的内存规格的存储器操作行为均可由该第一特定的内存规格的内存达成，换言之，该参考用内存电路的容量最好大于或等于该待测的系统整合单芯片集成电路中嵌入式内存容量，且操作行为与该嵌入式内存一致，甚至规格更佳者，最好为已完成测试验证的独立设置的内存集成电路。该测试控制电路电连接于该受测集成电路插座与该参考用内存电路，其对该系统整合单芯片中的嵌入式内存与该独立设置的内存集成电路写入可互相比对的数据，再予读出，当所读出的数据发生不一致状况时，停止该写入与读出动作，并产生该嵌入式内存发生错误的相关数据报告。
例如，该参考用内存电路可为一独立设置的具有静态随机存取内存直接存取模式的内存装置。此时，该系统整合单芯片较佳为一具有静态随机存取内存直接存取模式的嵌入式内存的系统整合单芯片，例如网络交换器控制芯片。
其中，该测试控制电路较佳对该嵌入式内存与该独立设置的参考用内存电路同时写入完全相同的数据。
本发明还一目的在于提供一种内存测试方法，用以对一系统整合单芯片上的一嵌入式内存进行测试。首先，提供一具有受测嵌入式内存的系统整合单芯片，并提供一独立设置的内存集成电路，其操作行为涵盖该受测嵌入式内存所可达成者。接着，对该受测嵌入式内存与该独立设置的内存集成电路写入可互相比对的数据，再予读出，当所读出的数据发生不一致状况时，停止该写入与读出动作，并产生该嵌入式内存发生错误的相关数据报告。较佳者，对该嵌入式内存发生错误的相关数据进行后续的记录与分析步骤。
该独立设置的内存集成电路的容量大于或等于该嵌入式内存的容量。例如，当该系统整合单芯片为一具有静态随机存取内存直接存取模式的网络交换器控制芯片时，所提供的该独立设置的内存集成电路较佳为一具有相同操作行为而容量不小于前述内存的静态随机存取内存直接存取模式的内存装置。
该可互相比对的数据为同时写入的完全相同的数据。
该相关数据报告的产生方法包括下列步骤读取的前五个周期的记录；读取包括错误数据的字段中的另三个字组；以及读取相邻字段的两相邻字组。
各组件列示如下
具体实施方式
请参见图2，本发明针对常用手段缺陷所发展出来的检错测试平台的较佳实施例功能方块示意图，其主要包括一受测集成电路插座(IC socket)20、一独立设置的内存集成电路21以及一测试控制电路22，可共同建构于一电路板2的上。其中该受测集成电路插座20提供一待测的系统整合单芯片集成电路插置，而该独立设置的内存集成电路21选择一容量大于或等于该待测的系统整合单芯片集成电路中嵌入式内存容量，操作行为与该嵌入式内存一致，甚或是规格更佳者，而且已完成测试验证的独立设置的内存集成电路。至于该测试控制电路22耦接至该受测集成电路插座20以及该独立设置的内存集成电路21。
而该测试控制电路22主要被设计来执行下列工作同时对插置于该受测集成电路插座20上的待测的系统整合单芯片集成电路以及该独立设置的内存集成电路21进行相同地址且相同数据的写入动作，并随后对先前写入数据的地址处读出该笔数据并加以比较，并当比较结果有不一致的情况发生时，即判断为有错误产生而停止后续的动作，并立刻发出一中断信号至一个人计算机23，而个人计算机23上所执行的程序便对应该中断信号的触发而开始进行数据撷取与储存的动作，其主要将待测的系统整合单芯片集成电路中错误产生点与其先前数个指令以及该错误数据所在地址的可能相关联的数个地址(例如前后数个地址)及其中的数据都加载至个人计算机23中储存，并于储存完毕后再继续执行后续的测试动作。如此一来，个人计算机23将可持续搜集到导致错误发生的读写动作与错误发生的内存地址等相关数据，进而能提供给嵌入式内存设计者参考以进行设计的修正。
为使该测试控制电路22的功能与设计更具灵活性，可利用可立即编程的逻辑门阵列/高复杂度可编程逻辑组件(Field Programmable Gate Array/Complex Programmable Logic Device，FPGA/CPLD)来完成。以下以一网络交换器控制芯片为例进行实例说明
待测的网络交换器控制芯片(下称交换器芯片)主要包括一逻辑控制电路以及向另一硅智产组件(IP)公司购买的嵌入式内存电路，而应用在高速网络交换器的嵌入式内存通常为一零总线转换时间静态随机存取内存(ZBT-SRAM，Zero Bus Turnaround Static Random Access Memory)。因此，独立设置的内存集成电路21则需选用通过验证而已市售且容量大于或等于该嵌入式内存的零总线转换时间静态随机存取内存芯片(ZBT-SRAM Chip)。至于测试控制电路22可自行设计，或选用现成的测试装置，如美商智霖(Xilinx)所供应的可编程逻辑门阵列(Field Programmable Gate Array，FPGA)来完成。该测试控制电路22与该受测集成电路插座20间的传输信道24包括32位数据信号传输线、14位地址信号传输线、一读取信号线、一写入信号线、一重置信号线以及一时钟信号线。另外，该测试控制电路22与该内存集成电路21间的传输信道25包括32位数据信号传输线、14位地址信号传输线、一读取信号线、一写入信号线、一重置信号线以及一时钟信号线。而该测试控制电路22连接至该个人计算机23的传输信道26则可用一8位整合电子式驱动接口(8-bitIDE)来完成。
为能随机产生32位的写入数据与14位的地址数据，该测试控制电路22中设有一32位的随机数字产生器(random number generator)所完成的写入数据随机数字产生器221以及一14位的随机数字产生器222所完成的地址数据随机数字产生器222。该测试控制电路22中还包括内部缓存器组223(internal registers)与命令随机产生器224，而内部缓存器组223用以储存下列功能参数(a)发动/解除重置信号(asserting/de-asserting reset signal)至交换器芯片的缓存器。
(b)发动/解除重置信号至零总线转换时间静态随机存取内存(asserting/de-asserting reset signal to ZBT SRAM)的缓存器。
(c)输出静态随机存取内存时钟频率选择信号(outputting SRAM clockfrequency select signal)的缓存器。
(d)静态随机存取内存间接存取缓存器(SRAM indirect accessregisters)。
(e)随机数字产生器的种子缓存器(random number generator seedregisters)。
(f)激活测试机台(kick off grinder)的触发缓存器。
(g)清除交换器芯片中静态随机存取内存(clear switch chip’s SRAM)的触发缓存器。
(h)清除零总线转换时间静态随机存取内存(clear ZBT SRAM)的触发缓存器。
(i)选择读/写/待机指令的可能性的两门限值缓存器(two thresholdregisters to select the possibility of read/write/idle commands)。
(j)触发软件重置(triggering software reset)的缓存器。
(k)记录前四周期的动作以及目前周期的指令/地址/错误数据的五组缓存器(5 sets of registers to record the four previous cycle’s operationsand the current cycle’s command/address/failed data)。
其中选择读/写/待机指令的可能性的两门限值缓存器供测试者填入高低两门限值a、b，当随机产生的32位数字R大于等于a时，命令随机产生器224即进行写入动作(write)，当随机产生的32位数字R介于a、b之间时，命令随机产生器224即进行读取动作(read)，而当随机产生的32位数字R小于等于b时，命令随机产生器224即处于待机状态(no-operation)。
至于在个人计算机23上所执行的软件程序则包括下列动作(a)软件重置以可立即编程的逻辑门阵列所完成的测试控制电路(software reset FPGA)。
(b)将随机种子加载随机数字产生器(load random seeds to randomnumber generators)。
(c)设定读/写/待机指令的可能性所需的门限值(set thresholds forpossibility of read/write/idle commands)。
(d)选择静态随机存取内存时钟输出(select SRAM clock output)。
(e)重置待测的交换器芯片(reset switch chip)。
(f)重置零总线转换时间静态随机存取内存(reset ZBT SRAM)。
(g)选择待测的交换器芯片中哪32位进行测试(select which 32 bits ofswitch chip for test)。
(h)同时清除交换器芯片中静态随机存取内存与零总线转换时间静态随机存取内存(clear both switch chip’s SRAM and ZBT SRAM)。
(i)激活测试机台(kick off grinder)。
(j)等待来自以可立即编程的逻辑门阵列所完成的测试控制电路的中断信号(wait interrupt signal from FPGA)。
(k)当自该测试控制电路收到中断信号时执行下列动作(k1)读取的前五个周期的记录(read history 5 cycles log)；(k2)读取包括错误的32位数据的512位字段中的另三个字组(read theother 3 words in 512-bit column containing the failed 32-bit data)；(k3)读取相邻字段的两相邻字组(read the two neighboring words inneighboring columns)；(k4)清除交换器芯片的内嵌静态随机存取内存与零总线转换时间静态随机存取内存中不一致的字组(clear the inconsistent word in switch chip’sSRAM and ZBT SRAM)；以及(k5)激活测试机台以继续进行测试(kick off grinder to continue)。
由于独立设置的内存集成电路21选用通过验证而已市售且容量大于或等于该嵌入式内存的零总线转换时间静态随机存取内存芯片(ZBT-SRAM Chip)，因此当由交换器芯片的内嵌静态随机存取内存与零总线转换时间静态随机存取内存中所读出的字组产生不一致的情况时，便可确定为该内嵌静态随机存取内存的错误，此时，在个人计算机23上所执行的软件程序便可经由整合电子式驱动接口(IDE)，而触发测试控制电路22将该内嵌静态随机存取内存中的相关数据制作成测试报告(test report)。如此一来，系统整合单芯片的设计者便可利用本发明快速地进行检错，并可将所获得的测试数据提供给内嵌内存的设计者进行参考，有效改善常用测试手段过于花费时间与金钱的缺陷，进而达成本发明的主要目的。而本发明的技术手段尚可对内嵌静态随机存取内存进行以周期为基底的读写测试(cycle based read/write test)，而于找出特定的错误模式(failure patterns)后，又可进一步改写以可立即编程的逻辑门阵列所完成的测试控制电路来改变测试算法(test algorithm)，因此可被广泛地运用于各式具有内嵌内存的系统整合单芯片上。
故本领域的普通技术人员，在不脱离本发明的精神和范围内，所做的等效更动与润饰，都属于本发明的保护范围。
权利要求
1.一种嵌入式内存测试平台装置，用以对一系统整合单芯片上的一嵌入式内存进行测试，其特征在于，该装置包括有一受测集成电路插座，供该系统整合单芯片插置其上；一参考集成电路插座，供一独立设置的内存装置插置其上；以及一测试控制电路，电连接于该受测集成电路插座与该参考集成电路插座，其对该系统整合单芯片中的嵌入式内存与该独立设置的内存集成电路进行相同的读写测试动作，并当所读出的数据发生不一致状况时，停止读写测试动作，并产生该嵌入式内存发生错误的一相关数据报告。
2.如权利要求1所述的嵌入式内存测试平台装置，其特征在于，还包括一电路板，其供该受测集成电路插座、该参考集成电路插座以及该测试控制电路设置其上；一个人计算机，其电连接于该测试控制电路，于该读写测试动作停止时，读入该测试控制电路所输出该嵌入式内存发生错误的相关数据，并予以记录下来，且该个人计算机与该测试控制电路通过一整合电子式驱动接口(IDE)进行连接。
3.如权利要求1所述的嵌入式内存测试平台装置，其特征在于，该测试控制电路由一可立即编程的逻辑门阵列(FPGA)所完成，而该受测集成电路插座的规格符合插置一具有静态随机存取内存直接存取模式(SRAM dircctaccess mode)的网络交换器控制芯片，至于该参考集成电路插座的规格符合插置一独立设置的静态随机存取内存直接存取模式的内存。
4.如权利要求3所述的嵌入式内存测试平台装置，其特征在于，该独立设置的静态随机存取内存直接存取模式的内存与该网络交换器控制芯片的静态随机存取内存直接存取模式的内存容量相当。
5.如权利要求1所述的嵌入式内存测试平台装置，其特征在于，该测试控制电路包括有一缓存器组，其储存有高低两门限值a、b；一写入数据随机数字产生器，其随机产生一数字R做为写入数据；一地址数据随机数字产生器，其随机产生一地址数据；以及一命令随机产生器，耦接至该缓存器组与该写入数据随机数字产生器，于随机产生的数字R大于等于a时，根据随机产生所产生的该地址数据进行写入动作(write)，而当随机产生的数字R介于a、b之间时进行读取动作(read)，而当随机产生的数字R小于等于b时处于待机状态(no-operation)。
6.一种嵌入式内存测试平台装置，用以对一系统整合单芯片上的一嵌入式内存进行测试，其特征在于，该装置包括有一参考用内存电路，具有第一特定的内存规格；一受测集成电路插座，其供一受测的系统整合单芯片插置其上，该受测的系统整合单芯片具有第二特定的内存规格的嵌入式内存，且该第二特定的内存规格的存储器操作行为均可由该第一特定的内存规格的内存达成；以及一测试控制电路，电连接于该受测集成电路插座与该参考用内存电路，其分别对该系统整合单芯片中的嵌入式内存与该独立设置的内存集成电路写入至少一笔数据，再予读出，当所读出的数据发生不一致状况时，停止该写入与读出动作，并产生该嵌入式内存发生错误的相关数据报告。
7.如权利要求6所述的嵌入式内存测试平台装置，其特征在于，该参考用内存电路为一独立设置的具有静态随机存取内存直接存取模式(SRAMdirect access mode)的内存装置，该系统整合单芯片为一具有静态随机存取内存直接存取模式的嵌入式内存的网络交换器控制芯片，且该嵌入式内存的容量系小于或等于该独立设置的内存集成电路的容量。
8.如权利要求7所述的嵌入式内存测试平台装置，其特征在于，该测试控制电路对该嵌入式内存与该独立设置的参考用内存电路同时写入完全相同的数据。
9.一种嵌入式内存内存测试方法，用以对一受测的一嵌入式内存进行测试，其特征在于，该方法包括下列步骤提供一独立设置的内存集成电路，其操作行为涵盖该受测嵌入式内存所可达成者；以及对该受测嵌入式内存与该独立设置的内存集成电路写入至少一笔数据，再予读出，当所读出的数据发生不一致状况时，停止该写入与读出动作，并产生该嵌入式内存发生错误的一相关数据报告。
10.如权利要求9所述的嵌入式内存内存测试方法，其特征在于，还包括一记录与分析该嵌入式内存发生错误的相关数据的步骤，而对该受测嵌入式内存与该独立设置的内存集成电路写入可互相比对的数据的步骤，同时写入完全相同的数据至该受测嵌入式内存该独立设置的内存集成电路内，至于该相关数据报告的产生方法包括下列步骤读取的前五个周期的记录；读取包括错误数据的字段中的另三个字组；以及读取相邻字段的两相邻字组。
全文摘要
本发明涉及一种测试平台装置及其测试方法，应用于一具有一嵌入式内存的系统整合单芯片上，该装置包括有一受测集成电路插座，其供该系统整合单芯片插置其上，一参考集成电路插座，其供一独立设置的内存装置插置其上，以及一测试控制电路，电连接于该受测集成电路插座与该参考集成电路插座。该测试控制电路对该受测嵌入式内存与该独立设置的内存集成电路写入可互相比对的数据，再予读出，当所读出的数据发生不一致状况时，停止该写入与读出动作，并产生该嵌入式内存发生错误的相关数据报告给一个人计算机，以进行记录与分析。
文档编号H01L21/66GK1402323SQ0214156
公开日2003年3月12日 申请日期2002年9月2日 优先权日2002年9月2日
发明者陈任凯, 郑兆成, 杜铭义, 林郁如, 曾千书 申请人:威盛电子股份有限公司