专利名称：具有提升的非本征基极的双极晶体管的制作方法
技术领域：
本发明一般性地涉及双极晶体管，并且特别涉及在集成双极与互补金氧半(BiCMOS)晶体管电路内形成双极晶体管的方法，该双极晶体管具有提升的非本征基极(raised extrinsic base)。
背景技术：
晶体管在电子电路中用作放大或切换装置。在第一种应用中，晶体管的功能是将小交流信号放大。在第二种应用中，利用很小的电流将晶体管在“开启”状态与“关闭”状态之间切换。
双极晶体管是一种具有两个非常接近的pn结的电子器件。双极晶体管具有三个器件区射极，集极以及射极与集极之间的基极。理想地，两个pn结(射极-基极与集极-基极结)在单个半导体材料层内以特定的距离隔开。通过改变结附近的偏压对一个pn结内电流的调制称作“双极晶体管作用”。
外部引线可连接到这三个区域中的每一个，而且可以使用这些引线将外部电压与电流施加到器件上。若射极与集极是n型掺杂而基极是p型掺杂，则器件为“npn”晶体管。或者，若使用相反的掺杂设置，则器件为“pnp”晶体管。因为npn晶体管基极区中的少数载子(即电子)的迁移率高于pnp晶体管基极区中的空穴迁移率，所以npn器件可以得到较高频操作和较高速性能。因此，npn晶体管构成了大部分用来建立集成电路的双极晶体管。
随着双极晶体管的垂直尺寸越来越缩小，已经遇到很严重的器件操作限制。经过积极地研究来克服这些限制的方法是，用带隙大于基极所用材料带隙的射极材料来构建晶体管。这种结构称为异质结晶体管。
包括异质结的异质结构可以用于多数载子和少数载子器件两者。多数载子器件之中，用硅(Si)形成射极而用硅锗(SiGe)合金形成基极的异质结双极晶体管(HBT)已经在最近开发出来。硅锗合金(通常是简单的表示成硅锗)的带隙上比硅窄。
先进的硅锗双极与互补金氧半(BiCMOS)技术在异质结双极晶体管中是使用硅锗基极。在高频(诸如数个GHz)区域内，传统的化合物半导体，诸如GaAs和InP目前在高速有线与无线通讯市场中占主导地位。硅锗BiCMOS在诸如功率放大器的器件中，不只具有与GaAs相匹敌的性能，而且还具有因异质结双极晶体管以标准CMOS整合而导致的明显的成本降低，产生所谓的“系统芯片(system on a chip)”。
对于产生SiGe/Si HBT的高性能HBT制造，降低基极电阻的传统方法是通过离子注入到非本征基极上。然而，离子注入将对基极区造成损坏。这种损坏最后会导致器件性能劣化。
为了避免离子注入的损坏，通过将多晶硅(或硅锗)额外层沉积到传统的SiGe非本征基极层上，来形成提升非本征基极(REXT)。可施用两种主要的方法来实现提升非本征基极。第一种方法涉及选择性外延生长，另一种涉及化学机械研磨(CMP)。
1.选择性外延生长在一般的选择性外延生长工艺中，提升非本征基极的多晶硅是在沉积出本征基极SiGe之前形成的。本征基极SiGe选择性地沉积到上悬腔结构(over-hanging cavity structure)内部硅与多晶硅暴露的表面上。具有腔结构的选择性外延生长为良好的选择性而需要严苛工艺要求，并且受到较差工艺控制的负面影响。
美国专利第5,523,606号，公开了一种使用选择性外延生长的方法。参阅图1A与1B，其分别对应‘606专利的图7C与7E部分，非本征基极多晶硅21是在本征基极23沉积前沉积。图1A所示的是氮化硅膜15、氮化硅侧壁间隔壁17和半导体衬底1。将非本征基极多晶硅21底下的膜(未标示)蚀刻掉，形成上悬结构的腔(或空洞)22。然后仅在硅与多晶硅暴露表面上的腔22内侧，选择性的沉积本征基极23，如图1B所示。见‘606专利案，从第8栏第53行到第9栏第17行。图1B也显示出n型外延集极层13。‘606专利案中所公开的方法避免开CMP步骤，但是有数个缺点，比如在填充腔22时较差的工艺控制以及对选择性沉积条件的严苛要求。
美国专利第5,620,908号使用与‘606专利案中所公开的类似的方法。特别的是，如‘908专利案的图6F所示以及第13栏(特别是24-26行)所讨论的，公开了一种结合选择性外延生长和蚀刻上悬部分的步骤而形成腔的方法。
2.CMP
可用来形成提升非本征基极的第二种方法涉及CMP步骤。美国专利第5,015,594号提出利用CMP形成非本征基极多晶硅。然而，利用热氧化物来实现绝缘，因为有高温热工艺，所以不适于高性能器件。
Y.C.Sun与J.Warnock在“Process for a High-Performance Bipolar-BasedBICMOS”(IBM技术公开文件，vol.35，no.4B，295-97页(1992年9月))中公开了一种方法，利用CMP形成提升非本征基极。然而非本征基极部分是直接接触到本征基极，没有任何蚀刻阻止。图2A和2B与该文章的图1相对应。参照2A和2B，非本征基极多晶硅21直接沉积在本征基极区5上，其还射极开口区上，没有任何中间膜阻止非本征基极多晶硅21的射极开口蚀刻31。该方法表现出很差的工艺控制，并且因此无法产生良好的生产控制，而且无法产生高可靠性与再现性的双极器件。
为了在形成射极开口期间阻止非本征多晶硅蚀刻，介电材料的蚀刻停止层，如氧化物，必须设置在非本征基极多晶硅底下。然而，为了形成提升非本征基极与底下的基极25之间的电接触，该蚀刻停止层无法覆盖住整个非本征基极区。因此，仍然需要一种可行的方法，来实现具有CMOS电路整合能力的这些需求特性。
传统方法的缺点显示出，仍需要制造具有提升非本征基极的HBT的改善方法。为了克服传统方法的缺点，提出了一种新的方法。本发明的目的在于利用整合到CMOS电路内的CMP来形成具有提升非本征基极的HBT。相关的目的在于恰当地设计出射极牺牲插头和CMOS栅极的厚度，使得这两个结构横跨具有平坦顶面的整个晶片都具有相同的高度，从而当作用于利用CMP来形成提升非本征基极以及隔离介电层的研磨停止层。
另一相关目的在于提供一种制造方法，包括特定层序列以及预定的层厚范围，用于利用整合到CMOS电路内的CMP而形成的具有提升非本征基极的HBT。本发明的又一目的在于提供一种方法，其中CMOS栅极介电叠层设计成形成与HBT射极插头对准的平坦表面。最后，本发明的一般目的在于提供一种工艺序列，来形成结合了CMP工艺步骤的整个BiCMOS电路。
发明内容
为实现这些以及其它目的，而且从其目的观点来看，本发明提供一种用于形成与互补金氧半(CMOS)电路集成的、具有提升非本征基极、射极和集极的双极晶体管的方法。提供具有CMOS区以及双极区的中间半导体结构。在双极区内设置本征基极层。跨越CMOS区和双极区上形成基极氧化物，并沉积出牺牲射极叠层硅层(底下称作射极叠层硅层)。施加光致抗蚀剂，保护双极区，而且蚀刻该结构以便仅从CMOS区去除掉射极叠层硅层，使双极区上射极叠层硅层的顶面基本与CMOS区的顶面齐平。最后，沉积在跨越CMOS区与双极区上具有平板表面的研磨停止层，适于后续的化学机械研磨(CMP)用。
依据不同薄层的相对厚度，本发明有二个特定实施例。第一实施例中，射极叠层硅层的厚度约等于CMOS区硅栅极的厚度。然后该方法使用基极氧化物当作蚀刻停止，使双极区上射极叠层硅层的顶面基本与CMOS区内基极氧化物的顶面齐平。
第二实施例中，射极叠层硅层的厚度加上本征基极层的厚度约等于CMOS区硅栅极的厚度。然后该方法包括蚀刻步骤，以便仅从CMOS区去除掉射极叠层硅层、基极氧化物以及本征基极层，以CMOS保护层当作蚀刻停止。该步骤确保让双极区上射极叠层硅层的顶面基本与CMOS区内基极氧化物的顶面齐平。
要了解的是，本发明上述的一般说明以及底下的详细说明都是解释性的，而非限制性。
在结合附图阅读时，从下面详细的说明可以最佳地了解本发明。要强调的是，依据一般实际情形，附图的各个部件并不是按照实际的尺寸。相反的，为了清楚起见，各个部件的尺寸被任意的放大或缩小。附图中包括图1A和1B分别对应于美国专利第5,523,606号的图7C与7E部分；图2A和2B对应于上面提到的Y.C.Sun和J.Warnock的文章中的图1，″Process for a High-Performance Bipolar-Based BICMOS″，IBM技术公开文件，vol.35，no.4B，295-97页(1992年9月)；图3显示出应用本发明工艺的前三个步骤后得到的结构；图4显示本发明工艺的第四步骤，强调几个具有不同形貌的区域形式；图5显示本发明工艺的第五步骤，强调CMOS区与双极区之间形貌的清楚差异(台阶)；
图6强调在沉积射极堆叠硅和SiN研磨停止层后，双极区与CMOS区之间不同的形貌，使得对双极区进行平坦化而形成具良好研磨停止的提升非本征基极变得不可行；图7示出根据本发明第一实施例，使得双极区上的a-Si表面与CMSO区内基极氧化物的顶面齐平；图8示出根据本发明第二实施例，使得双极区上的a-Si表面与CMSO区内栅极多晶硅上的TEOS层的顶面齐平；图9示出沉积氮化硅层作为研磨停止层后图8的结构；图10示出根据本发明的任意一个实施例的方法的下面的步骤，显示透过SiN与a-Si射极叠层形成的非本征基极开口；图11示出间隔壁的形成；图12为去除非本征基极开口内的基极氧化物和形成提升非本征基极；图13示出平面隔离层的形成；图14显示从CMOS区中剥离开平面隔离层后所得的结构；图15显示使用平面隔离层当作掩模，对射极岛和支撑岛内氮化硅层和a-Si层的叠层进行蚀刻后所得的结构；图16显示沉积射极多晶硅层，沉积SiN层作为掩模来形成射极接触，并在该结构上涂布光致抗蚀剂后所得的结构；图17显示将SiN层和射极多晶硅层使用光致抗蚀剂作掩模且使用对应于非本征基极区并覆盖住CMOS区的光致抗蚀剂移到射极区外后所得的结构；以及图18显示出将所有氧化物层剥离开，沉积SiN蚀刻停止，沉积硼磷硅酸盐玻璃层并进行平坦化处理，以及为射极、集极和基极和其它部件形成各个接触区以完成结构的整合后所得的结构。
具体实施例方式
CMP已经很广泛的用于在半导体制造期间形成浅沟槽隔离(STI)和后端线(BEOLback-end-of-line)隔绝区。然而传统方法并没有提到使用CMP为在双极与CMOS之间具有不同形貌的BiCMOS电路中所制造的硅器件实现平坦化处理。形成STI使用介电层作为研磨停止，其在早期的晶片处理阶段，直接沉积在硅基底平板表面上。
在本发明的方法中，非本征基极层沉积在射极牺牲插头上。非本征基极可以是多晶硅(polycrystalline silicon)或“PC”硅(常称作“多晶硅(polysilicon)”)。适当地调整牺牲插头以及其它CMOS区的厚度，以实现用于通过CMP平坦化的预研磨平坦表面。本发明方法与传统方法之间，为整合到CMOS电路内的HBT而利用CMP形成提升非本征基极的主要差异是，本发明中的非本征基极层沉积在射极牺牲插头上，而牺牲插头与其它CMOS区的厚度要适当的调整，以实现用于CMP平坦化的预研磨平坦表面。下面将提供依据发明方法通过CMP整合到CMOS电路内而制造具有提升非本征基极的双极器件的详细步骤。
现在参照附图，其中相似的附图标记始终表示相似的元件，图3示出本发明方法的前三个步骤的结果。起始结构包括具有填满电介质的隔离区110和埋入集极区105的硅有源区100。沉积保护层120并为CMOS的制造而开口。保护层120保护双极区。虽然所述示例中双极区为NPN型，但是双极区并不受限于该型。如此完成本方法的第一步骤。
在第二步骤中，制造了传统的CMOS器件(包括PFET 140和NFET 150)，利用p阱与n阱离子注入，继以适当的阈值电压调整掺杂。形成栅极电介质，然后沉积栅极导体130。在第三步骤中，沉积出保护介电层160，以提供CMOS保护。可以沉积选择层170，以方便进行后续基极的聚核。前三个步骤产生如图3所示的结构。
这些步骤继以利用传统的光刻技术并藉由蚀掉保护层170，160与120来打开双极区，如图4所示。图4还示出STI区108与基极开口180。
如图5所示，使用本领域技术人员熟知的技术沉积外延SiGe基极190。可以形成诸如氧化物的电介质薄层(通常小于50nm)用于钝化。沉积外延SiGe基极190和形成基极钝化层200对于本领域技术人员来说都是传统且熟知的。图5强调CMOS区175与双极区165之间清楚的形貌差异，台阶210。台阶210大约等于栅极导体130的高度(100至250nm)。
图6强调双极区与CMOS区之间不同的形貌。在基极氧化物200之后，沉积a-Si层230和SiN层240的叠层，每一层约500至2000nm厚，优选为100至150nm厚。SiN层240将用作以下步骤的研磨停止。要注意的是高度差(台阶250)，NPN双极区165小于CMOS区175该高度差。台阶250约等于CMOS栅极厚度(台阶210)。如果该形貌保留为SiN层240高于CMOS区上台阶250，则要将双极区165平坦化以形成具良好研磨停止的提升非本征基极是不可行的没有具有平坦表面的研磨停止层以经CMP形成提升非本征基极。
该解决方法是提供跨越整个晶片上具平面或平板表面的预先研磨的停止层，考虑到CMOS区与NPN区之间不同形貌，如图6所示。通过适当的设计薄层序列和沉积材料厚度而得到来提供预先研磨平整表面。与随机的情形相反，薄层序列与厚度是“预设的”，因为它们都可在一定范围内的合理地预测出，并且能计算出而实现所需的最终产品。
为解决特定的形貌问题，在研磨停止SiN层240之前先沉积的薄层在整个晶片上都必须齐平。齐平表面可以用掩模蚀刻工艺来实现。本方法中，光致抗蚀剂235用来保护双极区165。暴露CMOS区175且以适当的蚀刻停止将薄膜蚀去。接下来的步骤是沉积研磨停止SiN层240。研磨停止SiN层240的顶面在跨越CMOS区与双极区上是齐平的。
依据结构内的薄层厚度，本方法有二个选择。第一种选择如图7所示，其中a-Si层230的厚度约等于栅极导体130的厚度。形成基极氧化物200后，先沉积出射极叠层a-Si层230。选取a-Si层230的厚度等于台阶高度差，同CMOS叠层与NPN外延SiGe基极190之间的差距相同，大约是与栅极导体130相同。光致抗蚀剂掩模蚀刻会在基极氧化物200上停止，利用光致抗蚀剂掩模蚀刻只去除掉CMOS区175内的a-Si层230。结果，双极区165上a-Si层230表面与CMOS区175内基极氧化物200的顶面齐平。因此，后续形成的SiN层240将跨越整个晶片具有用于CMOS区与双极区的平整顶面。
第二种选择示于图8中，其中a-Si层230的厚度加上外延SiGe基极190的厚度大约等于栅极导体130的厚度。因为栅极导体130的厚度约200nm，通常是大于a-Si层230厚度的约50至150nm，因此可以蚀刻掉a-Si层230进一步穿过基极氧化物200，其中底下的外延SiGe基极190也会被去除掉。蚀刻会在CMOS保护层160上停止。本方法要求二种薄膜(a-Si层230与外延SiGe基极190)的组合具有等于栅极导体130的厚度。因此，双极区165上a-Si层230的表面与CMOS保护层160的顶面齐平。
图9显示沉积SiN层240后图8的结构。(TEOS的蚀刻阻止层245，约10至50nm厚，可选地在SiN层240上。)要注意的是，双极区165上SiN层240的顶面与CMOS区175内的顶面齐平，对于下面步骤CMP是必需的。
因为制造方法在以下步骤中，对于二种选择都相似，所以第二种选择(图8与9)将用作实例来讨论双极的制造。完成制造出第一种选择结构(图7)的制造步骤，可以直接用底下的讨论为基础而推导出。基于第二种选择的实例，这些步骤对于本领域技术人员是已知的。
依据本发明方法的以下步骤，涂布非本征基极开口的阻块(未示出)。如图10所示，层240与230叠层的RIE形成非本征基极开口270，留下射极岛280与支撑岛290。RIE步骤在基极氧化物层200上停止。
如图11所示，接着形成间隔壁300。间隔壁300可以是单一或复合介电间隔壁。剥离非本征基极开口270内的基极氧化物200。其它区域上的基极氧化物200由射极岛280与支撑岛290保护。
图12显示形成提升非本征基极310。例如，沉积形成多晶硅层313并接着向回平坦化到水平315，由此用当作研磨停止的薄层240填满非本征基极开口270，而形成提升非本征基极310，紧接着进行回蚀处理。也可以只在暴露的非本征基极开口270上进行选择性外延沉积，从而形成提升非本征基极310。
图13显示沉积出介电隔离层323。对隔离层323进行CMP步骤，以将该层平坦化，形成平面隔离层320。本步骤中再一次将层240用作研磨停止。
接着，使用与光致抗蚀剂235相同影像的光致抗蚀剂掩模来阻挡双极区165。然后将CMOS区175内残留的隔离层320(如果可以的话，与任何残留的薄层一起从间隔壁)剥离开。所得的结构示于图14。
本发明的方法接着使用平面隔离层320当作掩模。射极岛280与支撑岛290内的牺牲叠层层230和240都被蚀刻掉。蚀刻在CMOS区175内的保护层160和双极区165内基极氧化物200上停止。所得的结构示于图15。
如图16所示，蚀刻掉射极开口内的基极氧化物层200，且沉积射极层350。然后沉积介电保护层360当作掩模，形成射极接触区。光致抗蚀剂370使后续的处理能方便进行。
使用光致抗蚀剂370当作掩模，将射极区外的介电保护层360与射极层350去除掉。平面隔离层320与CMOS保护层160当作蚀刻停止。将光致抗蚀剂层380定义出图案来覆盖非本征基极区以及CMOS区175，如图17所示的施用，并进行开口处理。对暴露区，第一蚀刻氧化物隔离层320以及基极氧化物层200进行方向性蚀刻处理，然后是提升非本征基极310与NPN外延SiGe基极190的多晶硅膜，在保护层160上停止。然后经湿法蚀刻或干法蚀刻技术去除掉介电保护层160，并(可选的)可以进行CMOS离子注入以及退火处理。
所有形成到双极区165的射极、基极与集极的接触区，以及到CMOS区175的源极，汲极与栅极的接触区的以下步骤，对本领域技术人员来说都是熟知的。沉积出SiN蚀刻停止430，紧接着沉积并平坦化硼磷硅酸盐玻璃(BPSG)层440。为射极、基极、集极以及其它组件形成不同的接触区450，而完成该结构的整合。这种结构示于图18中。
本发明与传统方法的制造工艺之间的数个重要差异现在已很明显。在本发明与Y.C.Sun以及J.Warnock所公开的文章之间有数个主要差异。这些差异有(a)本发明中的非本征基极多晶硅沉积在射极牺牲插头上；以及(b)牺牲插头与其它的CMOS区都具有被正确调整过的厚度，以提供预先研磨平整表面来实现CMP平坦化。在参考文章中，相比之下，研磨停止假设成CMOS栅极电介质。本发明中，CMOS顶面不再与射极插头的初始高度相同，而实现该平面是本发明的重要目的之一。
本发明与美国专利第5,523,606号之间也有数个主要差异。其中两个差异被强调出来。第一，本发明的非本征基极多晶硅在本征基极形成后才沉积。第二，非本征基极经CMP形成，由适当的薄膜叠层设计来提供研磨停止，因而本征SiGe基极是不需要选择性外延生长。
权利要求
1.一种用于形成与互补金氧半(CMOS)电路集成的、具有提升非本征基极、射极和集极的双极晶体管的方法，该方法包括步骤(a)提供中间半导体结构，具有双极区和带栅极导体的CMOS区；(b)在双极区内提供具有厚度的本征基极层；(c)跨越CMOS区与双极区形成基极氧化物；(d)在CMOS区与双极区上沉积具有厚度的射极叠层硅层；(e)施加光致抗蚀剂来保护双极区；(f)仅从CMOS区蚀刻去除射极叠层硅层，使双极区上的射极叠层硅层的顶面基本与CMOS区的顶面齐平；以及(g)跨越CMOS区与双极区沉积具有基本平坦顶面的研磨停止层，适于后续的化学机械研磨(CMP)。
2.根据权利要求1所述的方法，其中步骤(d)中沉积的该射极叠层硅层的厚度约等于CMOS区栅极导体的厚度，且该方法在步骤(f)中还包括使用基极氧化物作为蚀刻停止，使双极区上射极叠层硅层的顶面基本与CMOS区内基极氧化物的顶面齐平。
3.根据权利要求1所述的方法，其中步骤(d)中沉积的该射极叠层硅层的厚度加上步骤(b)中提供的本征基极层的厚度约等于CMOS区栅极导体的厚度，且该方法在步骤(f)中还包括用CMOS保护层作为蚀刻停止，仅从CMOS区蚀刻掉射极叠层硅层和基极氧化物，使双极区上射极叠层硅层的顶面基本与CMOS区内保护层的顶面齐平。
4.根据权利要求1所述的方法，其中该研磨停止层是电介质。
5.根据权利要求1所述的方法，其中该双极晶体管为异质结双极晶体管，而本征基极层为硅锗。
6.根据权利要求1所述的方法，其中该射极叠层硅层包括(a)具有50至200nm厚度的a-Si层；以及(b)具有50至200nm厚度的SiN研磨停止层。
7.根据权利要求2所述的方法，其中该栅极导体具有100至250nm的厚度，而该射极叠层硅层包括(a)具有50至200nm厚度的a-Si层；以及(b)具有50至200nm厚度的SiN研磨停止层。
8.根据权利要求3所述的方法，其中该栅极导体具有100至250nm的厚度，而该射极叠层硅层包括(a)具有50至200nm厚度的a-Si层；以及(b)具有50至200nm厚度的SiN研磨停止层。
9.根据权利要求1所述的方法，还包括步骤(h)，进行蚀刻以形成非本征基极开口，该蚀刻在基极氧化物上停止。
10.根据权利要求9所述的方法，还包括形成间隔壁的步骤(i)，以及从非本征基极开口剥离基极氧化物的步骤(j)。
11.根据权利要求10所述的方法，还包括步骤(k)，在非本征基极开口内形成提升非本征基极。
12.根据权利要求11所述的方法，还包括沉积出隔离层的步骤(1)，以及使用研磨停止层的齐平表面进行CMP处理而形成平面隔离层的步骤(m)。
13.根据权利要求12所述的方法，还包括施加光致抗蚀剂来保护双极区的步骤(n)，以及从CMOS区剥离平面隔离层的步骤(o)。
14.根据权利要求13所述的方法，还包括步骤(p)，使用平面隔离层作为掩模，并对射极叠层硅层和研磨停止层进行蚀刻，该蚀刻在双极区内的基极氧化物上和CMOS区内的CMOS保护层上停止。
15.根据权利要求14所述的方法，还包括沉积射极叠层硅层的步骤(q)，以及沉积掩模而形成射极接触区的步骤(r)。
16.根据权利要求15所述的方法，还包括步骤(s)，同时用光致抗蚀剂覆盖住非本征基极与CMOS区，形成非本征基极图案，然后进行蚀刻。
17.根据权利要求16所述的方法，还包括步骤(t)，为双极区的射极、基极与集极形成各个接触区，以及为CMOS区的源极、汲极与栅极形成各个接触区。
18.一种在形成与互补金氧半(CMOS)电路集成的、具有提升非本征基极、射极和集极的双极晶体管时有用的中间半导体结构，该结构包括双极区；CMOS区，包括顶面，具有厚度的栅极导体以及具有顶面的保护层；本征基极层，在双极区内，具有厚度；基极氧化物，跨越CMOS和双极区，该基极氧化物具有厚度；射极叠层硅层，仅在双极区上和基极氧化物上方，该射极叠层硅层具有厚度且具有基本与CMOS区的顶面齐平的顶面；以及研磨停止层，跨越CMOS与双极区具有基本平坦的顶面，适于后续的化学机械研磨(CMP)。
19.根据权利要求18所述的中间半导体结构，其中该射极叠层硅层的厚度约等于CMOS区栅极导体的厚度，而双极区上射极叠层硅层的顶面基本与CMOS区内基极氧化物的顶面齐平。
20.根据权利要求18所述的中间半导体结构，其中该射极叠层硅层的厚度加上本征基极层的厚度约等于CMOS区栅极导体的厚度，而双极区上射极叠层硅层的顶面基本与CMOS区内保护层的顶面齐平。
21.根据权利要求18所述的中间半导体结构，其中该研磨停止层为电介质。
22.根据权利要求18所述的中间半导体结构，其中该双极晶体管为异质结双极晶体管，而本征基极层为硅锗。
23.根据权利要求18所述的中间半导体结构，其中该射极叠层硅层包括(a)具有50至200nm厚度的a-Si层；以及(b)具有50至200nm厚度的SiN研磨停止层。
24.根据权利要求19所述的中间半导体结构，其中该栅极导体具有100至250nm的厚度，而该射极叠层硅层包括(a)具有50至200nm厚度的a-Si层；以及(b)具有50至200nm厚度的SiN研磨停止层。
25.根据权利要求20所述的中间半导体结构，其中该栅极导体具有100至250nm的厚度，而该射极叠层硅层包括(a)具有50至200nm厚度的a-Si层；以及(b)具有50至200nm厚度的SiN研磨停止层。
全文摘要
本发明公开了一种用于形成与互补金氧半(CMOS)电路集成的、具有基极(190)、射极(350)和埋入集极(105)上方的提升非本征基极(310)。提供一种具有CMOS和双极区的中间半导体结构。在双极区内提供本征基极层。跨越CMOS区与双极区形成基极氧化物，并在CMOS区与双极区上沉积牺牲射极叠层硅层。施加光致抗蚀剂来保护双极区，蚀刻该结构，仅从CMOS区去除牺牲层，使双极区上牺牲层的顶面基本与CMOS区的顶面齐平。最后，跨越CMOS区与双极区沉积具有基本平坦顶面的研磨停止层，适于后续用于提升非本征基极的化学机械研磨(CMP)。
文档编号H01L21/8222GK1531752SQ02811855
公开日2004年9月22日 申请日期2002年6月4日 优先权日2001年6月22日
发明者戴维·C·阿尔格伦, 格雷戈里·G·弗里曼, 黄丰毅, 亚当·T·蒂克诺, T 蒂克诺, 戴维 C 阿尔格伦, 里 G 弗里曼 申请人:国际商业机器公司