专利名称：含低介电常数绝缘膜的半导体装置的制造方法
技术领域：
本发明涉及半导体装置的制造方法，特别是涉及含低介电常数绝缘膜的半导体装置的制造方法。
背景技术：
近年来，随着要求半导体集成电路高速化，铜的配线技术变得日趋重要。因此，提出将铜配线和低介电常数层间绝缘膜组合成的双重镶嵌(DualDamascene)结构的方案。这里，所谓的双重镶嵌结构通常是利用蚀刻在绝缘膜上形成配线沟和连接孔(通孔)，将金属充填入该配线沟和连接孔后，通过研磨除去多余的堆积部分，形成埋入的配线，从而形成的结构。
图21～图23为说明包括已有的双重镶嵌结构在内半导体装置的制造过程用的剖面图。以下参照图21～图23对包括已有的双重镶嵌结构的半导体装置的制造过程进行说明。
首先，如图21所示，在金属管底阻挡膜(metal cap barrier)101上形成有机聚合物膜组成的第一低介电常数层间绝缘膜102。在第一低介电常数层间绝缘膜102上的规定区域形成有开口部103a的SiO2膜或Si3N4膜等组成的蚀刻停止膜103。然后，形成有机聚合物膜组成的第二低介电常数层间绝缘膜104，使其覆盖蚀刻停止膜103。此后，在第二低介电常数层间绝缘膜104上形成由具有开口部105a的SiO2膜或Si3N4膜等组成的硬掩模105。
接着如图22所示将硬掩模105及蚀刻停止膜103作为掩模，对第二低介电常数层间绝缘膜104及第一低介电常数层间绝缘膜102进行等离子蚀刻。以此同时形成配线沟107和通孔(连接孔)106。
此后，如图23所示，将铜填埋入通孔106和配线沟107后，利用研磨除去多余的堆积部分，从而形成由铜组成的埋入配线108。这样做，就能形成已有的包括两重镶嵌结构的半导体装置。
但是，在包含上述已有的双重镶嵌结构的半导体装置的制造方法中，图22所示等离子蚀刻工序中，作为蚀刻停止膜103的材料，要使用相对于第一低介电常数层间绝缘膜102和第二低介电常数层间绝缘膜104蚀刻选择比高的材料。因此，向来蚀刻停止膜103的材料使用介电常数比较高的SiO2膜(介电常数3.9～4.5)、Si3N4膜(介电常数6～9)等。这时，为了不让通孔106产生倒棱，就要增大SiO2膜等组成的蚀刻停止膜103的厚度。因此，在图23所示最终的双重镶嵌结构中，存在着包括第一低介电常数层间绝缘膜102、蚀刻停止膜103及第二低介电常数层间绝缘膜104在内的全部绝缘膜的有效介电常数上升的问题。
发明内容
本发明的一个目的在于，提供一种不增大蚀刻停止膜(stopper)等蚀刻掩模层厚度，而能提高蚀刻掩模层和低介电常数绝缘膜的蚀刻选择比的半导体装置的制造方法。
本发明的又一目的在于，在上述半导体装置的制造方法中，抑制包含蚀刻掩模层和低介电常数绝缘膜的全部绝缘膜的有效介电常数的增加。
为了达到上述目的，本发明第一种形态的半导体装置的制造方法具备形成包括具有C和H的聚合物在内的第一绝缘膜的工序、在第一绝缘膜上的规定区域形成含Si的第一蚀刻掩模层的工序、将第一蚀刻掩模层作为掩模，利用含氮的蚀刻气体的等离子体和能量宽度狭窄的单色的离子能量，离子蚀刻第一绝缘膜的工序。
该第一种形态的半导体装置的制造方法，将含Si的第一蚀刻掩模层作为掩模，利用含氮的蚀刻气体和能量宽度狭窄的离子，等离子蚀刻第一绝缘膜，如再调节单色化的离子能量范围，则容易提高低介电常数绝缘膜等的第一绝缘膜和第一蚀刻掩模层的蚀刻选择比。借助于此，因不要增加由介电常数较高的材料组成的第一蚀刻掩模层的厚度，故能抑制包括第一绝缘膜及第一蚀刻掩模层的全部绝缘膜的有效介电常数的增加。
在上述第一种形态的半导体制造方法中，最好是等离子蚀刻工序包括利用含氨气、以及氮气和氢气的混合气体中之任一种的蚀刻气体和单色化的200eV以上600eV以下的离子能量，等离子蚀刻第一绝缘膜的工序。采用这样的构成，能将低介电常数绝缘膜等第一绝缘膜和第一蚀刻掩模层的蚀刻选择比提高到大约5以上。
这时，最好是等离子蚀刻工序包括利用含氨气、以及氮气和氢气的混合气体中之任一种的蚀刻气体和单色化的400eV以上600eV以下的离子能量，等离子蚀刻第一绝缘膜的工序。采用这样的构成，能将低介电常数绝缘膜等第一绝缘膜和第一蚀刻掩模层的选择比提高到约为5以上，同时能大大加快蚀刻速度。
在采用上述第一种形态的半导体装置的制造方法中，最好是等离子蚀刻工序包括利用含氮气的蚀刻气体和单色化的200eV以上400eV以下的离子能量，等离子蚀刻第一绝缘膜的工序。采用这样的构成，能将低介电常数绝缘膜等的第一绝缘膜和第一蚀刻掩模层的蚀刻选择比提高到约为5以上。
在采用上述第一种实施形态的半导体制造方法中，最好是第一蚀刻掩模层是含Si膜。利用这样的膜构成第一蚀刻掩模层，则利用上述蚀刻条件，能提高低介电常数绝缘膜等第一绝缘膜和第一蚀刻掩模层的蚀刻选择比。这时，第一蚀刻掩模层最好包含从Si3N4膜、SiO2膜及SiOCH膜组成的一组中选出的至少一种膜。
在上述第一种形态的半导体装置的制造方法中，最好是第一蚀刻掩模层含Si3N4膜，等离子蚀刻工序包括将含Si3N4膜的第一蚀刻掩模层作为掩模，利用含氨气的蚀刻气体和能量宽度狭窄的单色化的离子能量，等离子蚀刻第一绝缘膜的工序。采用这样的构成，低介电常数绝缘膜等第一绝缘膜和第一蚀刻掩模层的蚀刻选择比能够更加提高。
在上述第一种形态的半导体装置的制造方法中，最好是第一绝缘膜是介电常数不到3.9的低介电常数绝缘膜。这样，作为第一绝缘膜利用低介电常数绝缘膜，则能减少配线间的电容。
在上述第一种形态的半导体装置的制造方法中，最好是等离子蚀刻工序包括在利用等离子源上外加DC偏置电压Vbias的等离子蚀刻装置时，设等离子电位为Vp，则将以e(Vp+Vbias)规定的单色化的离子能量作为离子能量使用，等离子蚀刻第一绝缘膜的工序。采用这样的构成，在利用等离子源上外加DC偏置电压Vbias的等离子蚀刻装置时，通过调节单色化的离子能量e(Vp+Vbias)的范围，容易提高低介电常数绝缘膜等的第一绝缘膜和第一蚀刻掩模层的蚀刻选择比。
在上述第一种形态的半导体装置的制造方法中，最好是等离子蚀刻工序包括在利用对基板上施加高频偏置电压Vrf·sin(2πft)的等离子蚀刻装置时，设等离子电位为Vp，则将以e(Vp+2Vrf)规定的高能量峰值的离子能量作为单色化的离子能量利用，对第一绝缘膜进行等离子蚀刻的工序。采用这样的构成，在利用对基板上外加高频偏置电压Vrf·sin(2πft)的等离子蚀刻装置时，通过调节单色化的离子能量e(Vp+2Vrf)的范围，容易提高低介电常数绝缘膜等第一绝缘膜和第一蚀刻掩模层的蚀刻选择比。
在上述第一种形态的半导体装置的制造方法中，最好是等离子蚀刻工序为包括在利用对基板上外加具有10MHZ以上高频f1的高频偏置电压Vrf·sin(2πf1t)的等离子蚀刻装置时，设等离子电位为Vp、根据基板上带电的电荷决定的电压为Vdc，则将以e(Vp+|Vdc|)规定的离子能量作为单色化的离子能量使用，等离子蚀刻第一绝缘膜的工序。采用这样的构成，在利用对基板上加有10MHZ以上的高频f1的高频偏置电压Vrf·sin(2πf1t)的等离子蚀刻装置时，通过调节单色化的离子能量e(Vp+|Vdc|)的范围，容易提高低介电常数绝缘膜等第一绝缘膜和第一蚀刻掩模层的蚀刻选择比。
在上述第一种形态的半导体装置的制造方法中，最好是等离子蚀刻工序包括在利用对基板外加脉冲偏置电压VPL的等离子蚀刻装置时，设等离子电位为Vp、以e(Vp+|VPL|)规定的离子能量作为单色化的离子能量使用，等离子蚀刻等一绝缘膜的工序。采用这样的构成，在利用对基板外加脉冲偏置电压VPL的等离子蚀刻装置时，通过调节单色化的离子能量e(Vp+|VPL|)的范围，容易提高低介电常数绝缘膜等第一绝缘膜和第一蚀刻掩模层的蚀刻选择比。
在上述第一种形态的半导体装置的制造方法中，最好是在等离子蚀刻工序之前还具备在第一蚀刻掩模层上形成具有含C和H的聚合物膜的第二绝缘膜的工序、以及在第二绝缘膜上的规定区域形成第二蚀刻掩模层的工序，等离子蚀刻工序包括将第二蚀刻掩模层及第一蚀刻层作为掩模，利用含氮的蚀刻气体、和能量宽度窄的单色化的离子能量，等离子蚀刻第二绝缘膜及第一绝缘膜，以此同时形成通孔和配线沟的工序。采用这样的构成，能提高低介电常数绝缘膜等第一绝缘膜及第二绝缘膜和第一蚀刻掩模层的蚀刻选择比，所以，不必增加由具有较高介电常数的材料组成的第一蚀刻掩模层厚度。以此能抑制含第一绝缘膜和第一蚀刻掩模层以及第二绝缘膜的全部绝缘膜的有效介电常数的增加。其结果，能形成有通孔(连接孔)和配线沟的低介电常数绝缘膜组成的双重镶嵌结构。
这时，第二绝缘膜最好是介电常数不到3.9的低介电常数绝缘膜。这样，若利用低介电常数绝缘膜作第二绝缘膜，则能减小配线间的电容。
本发明的第二种形态的半导体装置的制造方法具备形成具有含C和H的聚合物膜的第一绝缘膜的工序、在第一绝缘膜上的规定区域，形成含Si的第一蚀刻掩模层的工序、在第一蚀刻掩模层上，形成具有含C和H的聚合物膜的第二绝缘膜的工序、在第二绝缘膜上的规定区域形成第二蚀刻掩模工序、以及将第二蚀刻掩模层及第一蚀刻掩模层作为掩模，利用含氮的蚀刻气体和能量宽度窄的单色化离子能量，等离子蚀刻第二绝缘膜及第一绝缘膜，以同时形成通孔和配线沟的工序。
用该第二种局面的半导体装置的制造方法，如上所述，将第二蚀刻掩模层及含Si的第一蚀刻掩模层作为掩模，利用含氮的腐蚀气体和能量宽度窄的单色化的离子能量，等离子蚀刻第二绝缘膜及第一绝缘膜，若调节单色化的离子能量的范围，则容易提高低介电常数绝缘膜等第一绝缘膜及第二绝缘膜和第一蚀刻掩模层的蚀刻选择比。这样，就不必增加由具有较高介电常数的材料组成的第一蚀刻掩模层的厚度，所以能抑制含第一绝缘膜和第一蚀刻掩模层和第二绝缘膜的全部绝缘膜的有效介电常数的增加。其结果是，能形成具有通孔(连接孔)和配线沟的低介电常数绝缘膜组成的双重镶嵌结构。
在上述第二种形态半导体装置的制造方法中，最好是同时形成通孔和配线沟的工序为包括，利用含氨气以及氮气氢气混合气体中之任一种的蚀刻气体和单色化的200eV以上600eV以下的离子能量，等离子蚀刻第二绝缘膜及第一绝缘膜的工序。采用这样的构成，低介电常数绝缘膜等组成的第一绝缘膜和第二绝缘膜与第一蚀刻掩模的蚀刻选择比可提高到大约5以上这时，最好是同时形成通孔和配线沟的工序为包括利用含氨气以及氮气氢气混合气体中之任一种蚀刻气体和单色化的400eV以上600eV以下离子能量，等离子蚀刻第二绝缘膜及第一绝缘膜的工序。采用这样的构成，低介电常数绝缘膜等组成的第一绝缘膜及第二绝缘膜与第一蚀刻掩模层的选择比约能提高到大约5以上，同时可加快蚀刻速度。
在上述第二种形态半导体装置的制造方法中，最好是同时形成通孔和配线沟的工序为包括用含氮气的蚀刻气体与单色化的200eV以上400eV以下离子能量，等离子蚀刻第二绝缘膜及第一绝缘膜的工序。采用这样的构成，低介电常数绝缘膜等组成的第一绝缘膜及第二绝缘膜与第一蚀刻掩模层的选择比约能提高到5以上。
在上述第二种形态半导体装置的制造方法中，最好是第一蚀刻掩模层是含Si膜。若用这样的膜构成第一蚀刻掩模层，则利用上述的蚀刻条件，能够提高低介电常数绝缘膜等组成的第一绝缘膜及第二绝缘膜与第一蚀刻掩模层的蚀刻选择比。
在上述第二种形态半导体装置的制造方法中，最好是第一蚀刻掩模层含Si3N4，同时形成通孔和配线沟的工序为包括将第二蚀刻掩模层和含Si3N4膜的第一蚀刻掩模层作为掩模、利用含氨气的蚀刻气体与能量宽度窄的单色化的离子能量，等离子蚀刻第二绝缘膜及第一绝缘膜的工序。采用这样的构成，能更加提高低介电常数绝缘膜等第一绝缘膜及第二绝缘膜与第一蚀刻掩模层的蚀刻选择比。
在上述第二种形态半导体装置的制造方法中，最好是第一绝缘膜及第二绝缘膜是介电常数不到3.9的低介电常数绝缘膜。这样，如采用低介电常数绝缘膜作为第一绝缘膜及第二绝缘膜，则能减少配线间的电容。
图1为说明本发明第一实施形态的半导体装置制造过程用的剖面图。
图2为说明本发明第一实施形态的半导体装置制造过程用的剖面图。
图3为说明本发明第一实施形态的半导体装置制造过程用的剖面图。
图4为表示使用氨气(NH3)时，对于Si3N4膜、SiO2膜及SiOCH膜的，离子能量和蚀刻选择比间的关系的特性图。
图5为表示使用氮气(N2)时，对于Si3N4膜，SiO2膜及SiOCH膜的，离子能量和蚀刻选择比间的关系的特性图。
图6为表示使用氨气(NH3)或氮气(N2)时，对于有机聚合物膜(GX-3膜)和Si3N4膜的，蚀刻量(etching yield)与离子能量的关系的特性图。
图7为表示将氩气、氮气及氨气作为蚀刻气体使用，蚀刻Si3N4膜时离子能量和标准化的蚀刻速率间的关系的特性图。
图8为表示将氩气、氮气及氨气作为蚀刻气体使用，蚀刻SiO2膜时离子能量和标准化的蚀刻速率间的关系的特性图。
图9为表示将氩气、氮气及氨气作为蚀刻气体使用，蚀刻SiOCH膜时离子能量和标准化的蚀刻速率间的关系的特性图。
图10为表示利用本发明第一实施形态的半导体装置的制造方法的等离子蚀刻装置概要示意图。
图11为表示利用图10示出的第一实施形态的等离子蚀刻装置时离子能量分布状态的特性图。
图12为表示用于本发明第二实施形态的半导体装置的制造方法的等离子蚀刻装置的构成的概要示意图。
图13为表示对于本发明第二实施形态的真空室的基板电位样态的示意图。
图14为表示使用图12所示的第二实施形态的等离子蚀刻装置时的离子能量分布状态的特性图。
图15为表示用于本发明第三实施形态的半导体装置的制造方法的等离子蚀刻装置构成的概要示意图。
图16为表示本发明第三实施形态的真空室的基板电位样态的示意图。
图17为表示使用图15所示的第三实施形态的等离子蚀刻装置时的离子能量分布状态的特性图。
图18为表示使用于本发明第四实施形态的半导体装置的制造方法的等离子蚀刻装置构成的概要示意图。
图19为表示对于本发明第四实施形态的真空室的基板电位样态的示意图。
图20为表示图18所示的第四实施形态的等离子蚀刻装置的离子能量分布状态的特性图。
图21为说明包含已有的双重镶嵌结构的半导体装置制造过程用的剖面图。
图22为说明包含已有的双重镶嵌结构的半导体装置制造过程用的剖面图。
图23为说明包含已有的双重镶嵌结构的半导体装置制造过程用的剖面图。
具体实施形态以下根据
本发明的具体实施形态。
第一实施形态下面参照图1～图6说明包括第一实施形态的双重镶嵌结构的半导体装置制造过程。
首先，如图1所示在金属管底阻挡膜1上形成厚约700nm的霍尼威尔电气材料(Honewell electric material)公司生产的有机聚合物膜即GX-3(注册商标)膜组成的第一低介电常数层间绝缘膜2。然后，在第一低介电常数层间绝缘膜2上形成厚约70nm～200nm的具有开口部3a的Si3N4、SiO2或SiOCH中的任一种构成的蚀刻停止膜3。其后，在蚀刻停止膜3上形成厚约400nm的由GX-3膜构成的第二低介电常数层间绝缘膜4。再者，第一低介电常数层间绝缘膜2和第二低介电常数层间绝缘膜4具有比Si3N4、SiO2、及SiOCH低的介电常数(小于3.9)。
然后，在第二低介电常数层间绝缘膜4上形成厚约70nm～200nm的具有由Si3N4膜、SiO2膜或SiOCH膜构成的开口部5a的硬掩模5。还有，SiOCH膜包括被称为SiC膜的膜。SiO2中加入甲基的方法就是其代表性的制造方法。
还有，蚀刻停止膜3为本发明的“第一蚀刻掩模层”之一例，硬掩模5为本发明的“第二蚀刻掩模层”之一例。另外，第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4分别为本发明的“第一绝缘膜”及第二绝缘膜“之一例。
以下，如图2所示，将硬掩模5及蚀刻停止膜3作为掩模，等离子蚀刻第二低介电常数层间绝缘膜4及第一低介电常数层间绝缘膜2，以形成配线沟7及通孔(连接孔)6。
这里，在第一实施形态的蚀刻过程中，将氨气(NH3)作为蚀刻气体使用，同时还以能量宽度窄的单色化约200eV以上约600eV以下离子能量进行等离子蚀刻。在用氨气(NH3)时，离子能量设定在约200eV以上约600eV以下是基于以下理由。
即从图4的特性图可知，离子能量若是在约600eV以下，则在将氨气(NH3)作为蚀刻气体时，能将Si3N4膜、SiO2膜或SiOCH膜构成的蚀刻停止膜3与GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的蚀刻选择比提高到大约为5以上。另外，从图6所示的特性图可知，在将氨气(NH3)作为蚀刻气体使用时，对于GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4，为了得到某种程度的蚀刻量(蚀刻速度)，需要约200eV以上离子能量。基于上述理由，在第一实施形态使用氨气(NH3)时，离子能量设定在约200eV以上约600eV以下。
在上述条件下进行等离子蚀刻，能得到约为5以上的高蚀刻选择比，所以蚀刻停止膜3的厚度可做得薄些。以此可抑制因蚀刻防止膜3的膜厚增加引起包括第一低介电常数层间绝缘膜2和蚀刻防止膜3以及第二低介电常数层间绝缘膜4在内的全部绝缘膜的有效介电常数的增加。
还有，作为蚀刻气体也可用氨气(N2)。这时用约200eV以上约400eV以下单色化的离子能量进行等离子蚀刻。在利用氨气(N2)时，将离子能量设定在约200eV以上约400eV以下是基于以下的理由。
即从图5示出的特性图可知，如设定离子能量约在400eV以下，则在将氮气(N2)作为蚀刻气体使用时，能将Si3N4膜、SiO2膜或SiOCH膜构成的蚀刻停止膜3与GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的蚀刻选择比提高到大约为5以上。另外，从图6示出的特性图可知，在利用氮气(N2)作为蚀刻气体时，对于GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4，为了得到某种程度的蚀刻量(蚀刻速度)，需要约200eV以上离子能量。基于上述理由，用氮气(N2)时，最好是将离子能量设定在约200eV以上约400eV以下。
另外，在上述蚀刻过程中，含有氨气(NH3)或氮气(N2)中的N的离子(NHx±(X＝1-4)，N2+)与构成第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的聚合物膜(GX-3膜)中的碳发生化学反应，促进蚀刻。在该蚀刻中，如图6所示，从约100eV开始蚀刻量(蚀刻速度)加速，离子能量增加的同时，蚀刻量(蚀刻速度)急剧增加。而且，在氨气(NH3)的情况下，在约400eV的能量，蚀刻量(蚀刻速度)达到饱和。另外，氮气(N2)的情况下，在约200eV的能量，蚀刻量(蚀刻速度)达到饱和。
另一方面，在Si3N4膜构成的蚀刻停止膜3上，如图6所示，对于氨气(NH3)及氮气(N2)，随着离子能量增加，蚀刻量(蚀刻速度)单调增加。因此可知，离子能量越低，则相对于第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的，蚀刻停止膜的蚀刻选择比越高。从这点出发，若想只提高蚀刻选择比，则将离子能量降低即可。但是，为了增大蚀刻量(蚀刻速度)，如上所述，在使用氨气(NH3)的情况下，最好是使蚀刻量饱和的约400eV以上的离子能量，在使用氮气(N2)的情况下，最好是使蚀刻量饱和的约200eV以上的离子能量。
因而，根据图4及图6的特性图，在氨气(NH3)的情况下，为了将选择比提高到约为5以上，并且加大蚀刻量(蚀刻速度)，在氨气(NH3)的情况下离子能量最好是设定在约400eV以上约600eV以下。另外，从图5及图6的特性图可知，在氮气(N2)的情况下，为了将选择比提高到约为5以上，并加大蚀刻量(蚀刻速度)，离子能量最好是设定在约200eV以上约400eV以下。
另外，图7～图9表示氩气(Ar)、氮气(N2)、及氨气(NH3)作为蚀刻气体使用，分别蚀刻Si3N4膜、SiO2膜、及SiOCH膜时的离子能量和标准化的蚀刻速率间的关系。图中直线的斜率越大表示越是容易蚀刻。以该观点对图7～图9作比较，可知对于氨气(NH3)和氮气(N2)，Si3N4膜最难蚀刻。另外，可知氩气(Ar)、氮气(N2)、及氨气(NH3)中，使用氨气(NH3)时最难蚀刻。由此可知，用Si3N4膜构成的蚀刻停止膜3及氨气(NH3)进行蚀刻时，蚀刻停止膜的蚀刻速率最低，并且蚀刻选择比高。
以下参照图10及图11，在图2所示的工序，对生成单色化离子能量用第一实施形态的等离子蚀刻装置的构成进行说明。
该第一实施形态的等离子蚀刻装置如图10所示，具备高真空室构成的试料室11、和通过节流孔(orifice)12与试料室11连接的等离子源13。等离子源13上连接DC偏置电源14。又在试料室11内设置基板15。
因为等离子内电气上呈中性，所以等离子电位Vp对于真空室具有正电位(通常为数十伏)。离子能量正确地取加速离子的Vbias加上该等离子电位Vp的值。
这时，离子的能量由加在等离子源13上的偏置决定，因此在偏置采用DC偏压Vbias时，离子能量的中心变成e(Vp+Vbias)，其分布如图11所示，呈单色化分布。
使用氨气(NH3)时，离子能量e(Vp+Vbias)设定在约200eV以上约600eV以下的范围。这样，从图4示出的特性图可知，能将Si3N4膜、SiO2膜或SiOCH膜构成的蚀刻停止膜3与GX-3构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的选择比取约为5以上的高选择比。另外，使用氮气(N2)的情况下，离子能量e(Vp+Vbias)设定在约200eV以上约400eV以下的范围。这样，从图5所示的特性图可知，能将Si3N4膜、SiO2膜、或SiOCH膜构成的蚀刻停止膜3与GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的选择比取约为5以上的高选择比。
还有，在需要高选择比，而且需要达到高蚀刻量(蚀刻速度)的情况下，在使用氨气(NH3)时，最好是离子能量e(Vp+Vbias)设定在约400eV以上约600eV以下，在使用氮气(N2)时，最好是离子能量e(Vp+Vbias)设定在约200eV以上约400eV以下。
利用上述的等离子蚀刻条件及等离子蚀刻装置，形成图2所示的通孔6及配线沟7后，利用图3所示的工序形成双重镶嵌结构。即在用铜充填通孔6及配线沟7后，通过研磨除去多余的堆积部分形成铜组成的埋设配线8，以此完成包含第一实施形态的双重镶嵌结构的半导体装置。
第二实施形态下面参照图12～图14，对于在该第二实施形态中利用和图10所示的第一实施形态的等离子蚀刻装置不同的等离子蚀刻装置，生成单色化离子能量的情况进行说明。
参照图12，该第二实施形态的等离子蚀刻装置具备高真空室21、与高真空室21内的基板24连接的电容器22、以及连接在电容器22上的高频电源23。该第二实施形态的等离子蚀刻装置是将偏置用的高频电压Vrf·sin(2πft)加在基板24上的等离子蚀刻装置。
参照图12～图14，对于离子通过等离子区域25和基板24间的电场区域(sheath)的通过时间小于1/f的，偏置电压Vrf·sin(2πft)的频率f低于1MHZ的情况下，在偏置电压的波峰，一旦离子射入电场区域(sheath)，离子能量就变成最小(eVp)，在偏置电压波谷，一旦离子射入电场区域(sheath)，离子能量就变成最高(e(Vp+Vbias))。即如图14所示，离子能量的宽度为2eVrf，同时在其两端附近存在两个能量峰值。这时，低能量峰值的离子对蚀刻的作用比高能量峰值的离子小。因此，在该第二实施形态中，将高能量峰值的离子能量e(Vp+2Vrf)作为单色化的离子能量使用。
具体地说，在将氨气(NH3)作为蚀刻气体使用时，将离子能量e(Vp+2Vrf)的值设定在约200eV以上约600eV以下的值。这样，从图4所示的特性可知，可以将Si3N4膜、SiO2膜、或SiOCH膜构成的蚀刻停止膜3与GX-2膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的选择比取为约5以上的高选择比。又，在将氮气(N2)用作蚀刻气体时，将离子能量e(Vp+2Vrf)设定在约200eV以上约400eV以下。这样，从图5所示的特性图可知，可将Si3N4膜、SiO2膜或SiOCH膜构成的蚀刻停止膜3与GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的选择比取约为5以上的高选择比。
再者，在需要高选择比，而且要得到高蚀刻量(蚀刻速度)的情况下，在使用氨气(NH3)时，最好是将高能量峰值的离子能量e(Vp+Vrf)的值设定在约400eV以上约600eV以下，在使用氮气(N2)时，最好是将高能量峰值的离子能量的值设定在约200eV以上约400eV以下。
第三实施形态参照图15～图17，在该第三实施形态的等离子蚀刻装置中，利用和图12所示的第二实施形态的等离子蚀刻装置同样的等离子蚀刻装置。但在该第三实施形态的等离子蚀刻装置中，提高了高频电源23a的偏置频率。
即该第三实施形态的等离子蚀刻装置是和上述第二实施形态一样，将偏置用的高频波加在基板24上的等离子蚀刻装置。这时，为了控制离子的能量，从高频电源23a通过电容22，将10MHz以上的高偏置频率f1的高频电压Vrf·sin(2πf1t)加在基板24上。这样，偏置频率f1一升高，离子在通过等离子区域25和基板24间的电场区域(sheath)期间，离子受到加速和减速的力。这时，离子不因高频而加速，而由电压Vdc加速，电压Vdc则根据基板24所带电荷而定。该电压Vdc的值就好像要把离子拉进来一样，相对于真空室为负值。
这时的离子能量为e(Vp+|Vde|)。在使用氨气时，将该e(Vp+|Vdc|)设定在约200eV以上约600eV以下，这样，从图4的特性图可知，Si3N4膜、SiO2膜或SiOCH膜构成的蚀刻停止膜3与GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的选择比能取约为5以上的高选择比。另外，蚀刻气体使用氮气(N2)时，将e(Vp+|Vdc|)的值设定在约200eV以上约400eV以下。这样，从图5示出的特性图可知，Si3N4膜、SiO2膜或SiOCH膜构成的蚀刻停止膜3与GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的选择比可取约为5以上的高选择比。
还有，在要求高蚀刻选择比，而且需要得到高蚀刻量(蚀刻速度)的情况下，使用氨气(NH3)时，最好是将e(Vp+|Vdc|)的值设定在约400eV以上约600eV以下，使用氮气(N2)时，最好是将e(Vp+|Vdc|)的值设定在约200eV以上约400eV以下。
第四实施形态参照图18，该第四实施形态的等离子蚀刻装置具备高真空室31、以及连接基板34的脉冲电源33。在图18示出的第四实施形态的等离子蚀刻装置中，脉冲偏置(脉冲电压VPL)加在基板34上。还有，在等离子蚀刻装置中施加脉冲偏置一法已在日本特开平9-27399号公报等揭示。
第四实施形态中，作为偏置导入如图19所示的脉冲，因此离子能量如图20所示为e(VP+|VPL|)，在使用氨气(NH3)时，该e(VP+|VPL|)的值设定在约200eV以上约600eV以下。这样，从图4的特性图可知，Si3N4膜、SiO2膜或SiOCH膜构成的蚀刻停止膜3与GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的选择比可取约为5以上的高选择比。另外，在使用氮气(N2)作为蚀刻气体时，e(Vp+|Vdc|)的值设定在约200eV以上约400eV以下。这样，从图5的特性图可知，Si3N4膜、SiO2膜或SiOCH膜构成的蚀刻停止膜3与GX-3膜构成的第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的选择比可取约为5以上的高选择比。
还有，在需要高选择比而且要得到高蚀刻量(蚀刻速度)的情况下，使用氨气(NH3)时，最好是将e(Vp+|Vdc|)的值设定在约400eV以上约600eV以下，使用氮气(N2)时，最好是将e(Vp+|Vdc|)的值设定在约200eV以上约400eV以下。
还有，这次揭示的实施形态在所有的方面均作示例，而不应该看作是限定性的。本发明之范围不是由上述实施形态的说明，而是由专利要求的范围来表示，还包括和专利要求范围均等的意义及范围内的所有的变更。
例如，上述实施形态中，列举了使用Si3N4膜、SiO2膜或SiOCH膜作为蚀刻停止膜3的例子，但本发明并不限于此，只要是含Si的膜，即便用其他的膜构成的蚀刻停止膜也能得到同样的效果。
另外，在上述实施形态中，列举了利用霍尼威尔电气材料公司生产的GX-3(注册商标)膜作为构成第一低介电常数层间绝缘膜2及第二低介电常数层间绝缘膜4的有机聚合物膜的例子，但本发明并不限于此，只要是含C和H的聚合物膜，即便用其他的聚合物膜也能取得同样的效果。
另外，在上述实施形态中，列举了使用氨气(NH3)或氮气(N2)作为含氮的蚀刻气体的例子，但本发明并不限于此，也可用含氮的其他气体。例如也可用氮气和氢气的混合气体(N2/H2)(氢气的混合比在20％～90％的范围)。在使用该氮气和氢气的混合气体的情况下，可以用和氨气(NH3)同样的离子能量等的蚀刻条件。
另外，上述实施形态中，以形成双重镶嵌结构时的蚀刻过程为例进行了说明，但本发明并不限于此，也能适用于含Si的膜构成的蚀刻停止膜(蚀刻掩模层)、以及含有机聚合物膜构成的低介电常数绝缘膜的其他结构的蚀刻过程。
权利要求
1.一种半导体装置的制造方法，其特征在于，具备形成含C和H的聚合物膜的第一绝缘膜的工序、在所述第一绝缘膜上的规定区域，形成含Si的第一蚀刻掩模层的工序、以及将所述第一蚀刻掩模层作为掩模，使用含氮的蚀刻气体的等离子体和能量宽度窄的单色化的离子能量，对所述第一绝缘膜进行等离子蚀刻的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述等离子蚀刻工序包括利用包含氨气及氮气、氢气的混合气体中的任一种的蚀刻气体与单色化的200eV以上600eV以下的离子能量，对所述第一绝缘膜进行等离子蚀刻的工序。
3.根据权利要求2所述半导体装置的制造方法，其特征在于，所述等离子蚀刻工序包括利用含氨气及氮气、氢气的混合气体中的任一种的蚀刻气体与单色化的400eV以上600eV以下的离子能量，对所述第一绝缘膜进行等离子蚀刻的工序。
4.根据权利要求1所述半导体装置的制造方法，其特征在于，所述等离子蚀刻工序包括利用含氮气的蚀刻气体和单色化的200eV以上400eV以下的离子能量，对所述第一绝缘膜进行等离子蚀刻的工序。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一蚀刻掩模层为含Si膜。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于，所述第一蚀刻掩模层包含从Si3N4膜、SiO2膜及SiOCH膜组成的一组中选出的至少一种膜。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一蚀刻掩模层包括Si3N4膜，所述等离子蚀刻工序包括将含所述Si3N4膜的第一蚀刻掩模层作为掩模，利用含氨气的蚀刻气体和能量宽度窄的单色化的离子能量，对所述第一绝缘膜进行等离子蚀刻的工序。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一绝缘膜为介电常数3.9以下的低介电常数绝缘膜。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述等离子蚀刻工序包括在利用等离子源上外加DC偏置电压Vbias的等离子蚀刻装置的情况下，将以e(Vp+Vbias)规定的离子能量作为单色化的离子能量使用，对所述第一绝缘膜进行等离子蚀刻的工序，其中Vp为等离子电位。
10.根据权利要求1所述半导体装置的制造方法，其特征在于，所述等离子蚀刻工序包括在利用对基板加上高频偏置电压Vrf·sin(2πft)的等离子蚀刻装置的情况下，将以e(Vp+2Vrf)规定的高能量峰值的离子能量作为单色化的离子能量使用，对所述第一绝缘膜进行等离子蚀刻的工序，其中Vp为等离子电位。
11.据权利要求1所述半导体装置的制造方法，其特征在于，所述等离子蚀刻工序包括在使用对基板施加具有10MHZ以上高频f1的高频偏置电压Vrf·sin(2πf1t)的等离子蚀刻装置的情况下，利用以e(Vp+|Vdc|)规定的离子能量作为单色化的离子能量，对所述第一绝缘膜进行等离子蚀刻的工序，其中等离子电位记为Vp、由所述基板上所带电荷而决定的电压记为Vdc。
12.根据权利要求1所述半导体装置的制造方法，其特征在于，所述等离子蚀刻工序包括在利用对基板施加脉冲偏置电压VPL的等离子蚀刻装置的情况下，将以e(Vp+|VPL|)规定的离子能量作为单色化的离子能量使用，对所述第一绝缘膜进行等离子蚀刻的工序，其中Vp为等离子电位Vp，。
13.根据权利要求1所述半导体装置的制造方法，其特征在于，在所述等离子蚀刻工序之前，还具有在所述第一蚀刻掩模层上形成具有包含C和H的聚合物膜的第二绝缘膜的工序、以及在所述第二绝缘膜的规定区域形成第二蚀刻掩模层的工序，所述等离子蚀刻工序包括将所述第二蚀刻掩模层及第一蚀刻掩模层作为掩模，利用含氮的蚀刻气体和能量宽度窄的单色化的离子能量，通过对所述第二绝缘膜及所述第一绝缘膜进行等离子蚀刻，同时形成通孔及配线沟的工序。
14.根据权利要求13所述半导体装置的制造方法，其特征在于，所述第二绝缘膜为介电常数小于3.9的低介电常数绝缘膜。
15.一种半导体装置的制造方法，其特征在于，具备形成具有含C和H的聚合物膜的第一绝缘膜的工序、在所述第一绝缘膜上的规定区域形成含Si的第一蚀刻掩模层的工序、在所述第一蚀刻掩模层上形成具有含C和H的聚合物的第二绝缘膜的工序、在所述第二绝缘膜的规定区域形成第二蚀刻掩模层的工序、以及将所述第二蚀刻掩模层及所述第一蚀刻掩模层作为掩模，利用含氮的蚀刻气体和能量宽度窄的单色化的离子能量，通过对所述第二绝缘膜及所述第一绝缘膜进行等离子蚀刻，从而同时形成通孔和配线沟的工序。
16.根据权利要求15所述半导体装置的制造方法，其特征在于，同时形成所述通孔和配线沟的工序包括使用含氨气以及氮气、氢气的混合气体中的任一种的蚀刻气体和单色化的200eV以上600eV以下的离子能量，对所述第二绝缘膜及所述第一绝缘膜进行等离子蚀刻的工序。
17.根据权利要求16所述半导体装置的制造方法，其特征在于，同时形成所述通孔和配线沟的工序包括利用含氨气以及氮气、氢气的混合气体中的任一种蚀刻气体和单色化的400eV以上600eV以下的离子能量，对所述第二绝缘膜及所述第一绝缘膜进行等离子蚀刻的工序。
18.根据权利要求15所述半导体装置的制造方法，其特征在于，同时形成所述通孔和配线沟的工序包括利用含氮气的蚀刻气体与单色化的200eV以上400eV以下的离子能量，对所述第二绝缘膜及所述第一绝缘膜进行等离子蚀刻的工序。
19.根据权利要求15所述半导体装置的制造方法，其特征在于，所述第一蚀刻掩模层为含Si膜。
20.根据权利要求15所述半导体装置的制造方法，其特征在于，所述第一蚀刻掩模层含Si3N4膜，同时形成所述通孔和配线沟的工序包括将所述第二蚀刻掩模层及含所述Si3N4膜的第一蚀刻掩模层作为掩模，利用含氨气的蚀刻气体与能量宽度窄的单色化的离子能量，对所述第二绝缘膜及所述第一绝缘膜进行等离子蚀刻的工序。
21.根据权利要求15所述半导体装置的制造方法，其特征在于，所述第一绝缘膜及所述第二绝缘膜为介电常数小于3.9的低介电常数绝缘膜。
全文摘要
本发明涉及一种半导体装置的制造方法。该方法能够在不增加蚀刻停止膜(stopper)等蚀刻掩模层的厚度的情况下提高低介电常数绝缘膜与蚀刻掩模层的选择比。该半导体装置的制造方法具备形成含有C和H的聚合物膜的第一绝缘膜的工序、在第一绝缘膜上的规定的区域形成含Si的第一蚀刻掩模层的工序、以及将第一蚀刻掩模层作为掩模，用含氮的蚀刻气体和能量宽度窄的单色化的离子能量，对第一绝缘膜进行等离子蚀刻的工序。
文档编号H01L21/768GK1445836SQ0310764
公开日2003年10月1日 申请日期2003年3月19日 优先权日2002年3月20日
发明者山岡義和, 中村守孝 申请人:三洋电机株式会社, 富士通株式会社