专利名称：集成电路护层及其制造方法
技术领域：
本发明涉及一种集成电路护层及其制造方法，且特别是涉及一种应用在闪存(flash memory)的集成电路护层及其制造方法。
背景技术：
在半导体制作工艺中，为保护集成电路免于遭到外界环境的影响，例如水气(moisture)、外来杂质、及机械性的伤害，通常会在集成电路的上方沉积保护层(passivation)。常见的保护层材料例如是二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、及磷硅玻璃(Phosphosilicate Glass，PSG)。
目前的集成电路由于集成度增加，为配合MOS晶体管缩小后所增加的内联机(interconnects)需求，两层以上的金属层设计逐渐成为许多集成电路必须采用的方式。特别是一些功能较复杂的产品，如微处理器(Microprocessor)，甚至需要四层或五层的金属层，才能完成微处理器内各个组件间的连接。
集成电路的金属内联机，以上下两层金属层为例，上层与下层的金属线系互相交错，并利用插塞(plug)连接上下两层金属线，以使芯片上的各个晶体管达成相连串的目的。请参照图1，其示出了集成电路的两层金属内联机的剖面示意图。在底材硅101上方有MOS晶体管层103，并形成第一金属线105于MOS晶体管层103上成为第一金属层；而介电材料(dielectrics)所形成的内金属介电层(Inter-Metal Dielectrics)107用以隔绝第一金属线105与第二金属线109，使两者不直接接触而发生短路。而插塞111则连接第一金属线105与第二金属线109，以完成整个金属内联机的回路。而保护层则是在第二金属线109的后形成。
请参照图2A～2E，其示出了一种传统的集成电路护层的制造方法。首先，如图2A所示，提供一基底202，基底202上已形成有第二金属线203(thesecond metal line)。与图1相对照，基底202即是图1中第二金属线109的下方部分。
然后，如图2B所示，覆盖一UV氮化硅层(Si3N4)204于基底202的上方，并将第二金属线203包覆。其中，氮化硅层204的厚度约为4000(angstrom)。
接着，如图2C所示，利用旋转式涂覆法(spin coating)将溶液式的二氧化硅(SiO2)填充至第二金属线203的间的孔洞，形成二氧化硅层206，以与第二金属线203上方的氮化硅204等高，此步骤又称为局部平坦化(localplanarization)。由于二氧化硅层206的溶液是由一溶剂与二氧化硅的相关化合物混合而成的，且以旋转式涂盖来进行芯片的涂抹，因此此二氧化硅层206又称为旋涂式玻璃(Spin-on-Glass，SOG)。接着，在炉管中在温度400～450℃的间进行热烘烤，以将SOG内的溶剂移除，并使液状的二氧化硅固化(curing)。
固化后，如图2D所示，于二氧化硅层206上方覆盖一氮氧化硅层208(Silicon-Oxy-Nitride，SiON)，氮氧化硅层208对水气及杂质的阻挡能力比二氧化硅层206更为理想。其中，氮氧化硅层208的厚度约为6000(angstrom)。
然后，如图2E所示，于氮氧化硅208上方覆盖一磷硅玻璃层(PSG)210。磷硅玻璃是一种含磷量约6～8weight％的二氧化硅，PSG不但对空气中的水气具有极佳的吸收能力，且内含的磷对碱金属离子(Alkalinelons)亦具有吸气(gettering)的作用。其中，磷硅玻璃层210的厚度约为9000(angstrom)。
接着，再进行后续工艺，如黄光、蚀刻等(未显示于图2A～2E中)以完成半导体组件。
然而，在上述制造工艺中所提到的多层保护层中，SOG的材料价格昂贵，且需要经过至少12小时的固化程序，十分费时。此外，还有等待时间(Queue time)的问题，如果Q-time时间过久，而使组件在储存环境中吸收了太多的水气，则需要再重新固化(curing)，十分不经济。因此，如何简化工艺，缩短工艺时间，并降低制造成本，将成为研发人员努力的目标。
另外，特别是在闪存(flash memory)的制造工艺中，在形成保护层后会以紫外光(UV)对组件进行照射，以去除不必要的杂质和离子，所以，紫外光对保护层的穿透率越高越好，而紫外光的穿透率系受到保护层材质的影响。通常所知的氮化硅，其紫外线穿透率约只有10～20％。因此，如何提高保护层材质对紫外光的穿透率也是重要的研究方向之一。
发明内容
因此，本发明的目的就是提供一种集成电路护层及其制造方法，以简化制造工艺和降低生产成本。
根据本发明的目的，提出一种集成电路护层的制造方法，包括以下的步骤提供一基底，其中，基底上已形成有金属内联机；接着，于基底上形成一UV氮化硅层(UVSiN)；然后，以次常压化学气相沉积法于氮化硅层上形成一无掺杂硅玻璃层(SAUSG)；及于无掺杂硅玻璃层上形成一氮氧化硅层(SiON)。
根据本发明的另一目的是提出一种集成电路护层的结构，其形成于一具有组件的基底上，其包括形成于基底上的UV氮化硅层；形成于氮化硅层上的无掺杂硅玻璃层；以及形成于无掺杂硅玻璃层上的氮氧化硅层。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附图式，作详细说明如下。
图1示出了集成电路的两层金属内联机的剖面示意图；图2A～2E示出了一种传统的集成电路护层的制造方法；及图3A～3D示出了依照本发明一优选实施例的集成电路护层的制造方法。
附图标号说明101底材硅103MOS晶体管层105第一金属线107内金属介电层109、203、303第二金属线111插塞202、302基底204、304氮化硅层206二氧化硅层
208、308氮氧化硅层210磷硅玻璃层306无掺杂硅玻璃层具体实施方式
集成电路中的金属内联机是多层的，其范围可从两层增加到五层，保护层则沉积在最后一层金属线的上方。在以下实施例中，以两层金属内联机做为本发明的较佳实施例的说明。其中，下层的第一金属线(the first metalline)与上层的第二金属线(the second metal line)以介电层隔绝，而保护层则沉积在第二金属线的上方。
请参照图3A～3D，其绘示依照本发明一较佳实施例的集成电路护层的制造方法。此集成电路护层形成于一具有组件的基底(substrate)上。如图3A所示，基底302上具有第二金属线303。然后，如图3B所示，覆盖一氮化硅层(Si3N4)304于基底302的上方，并将第二金属线303包覆。其中，氮化硅层304的厚度约为4000(angstrom)。
接着，如图3C所示，利用次常压化学气相沉积法(Sub-AtmosphereCVD)，于氮化硅层304的上方形成一无掺杂硅玻璃层(Undoped SiliconGlass，USG)306，因此氮化硅层304又称为SAUSG。其中，次常压是指略低于一大气压，约在200～400 torr的压力范围。而无掺杂硅玻璃层306的厚度约为7000(angstrom)。
然后，如图3D所示，利用电浆化学气相沉积法(Plasma-EnhancedChemical Vapor Deposition，PECVD)，在无掺杂硅玻璃层306上方覆盖一氮氧化硅层308(Silicon-Oxy-Nitride，SiON)。氮氧化硅层308对水气及杂质的阻挡能力比前述的二氧化硅层206更为理想。其中，氮氧化硅层308的厚度约为9000(angstrom)。
接着，再进行后续制作工艺，如黄光、蚀刻等(未显示于图3A～3D中)以完成半导体组件。
特别的是，在闪存的制作工程中利用紫外光照射以去除杂质和离子时，前述的氮化硅层204，其紫外光(UV)穿透率只有约10％～20％，而使去除效果不易达成。因此，本发明的氮化硅层304，是在氮化硅中加入氢而形成氮硅氢化合物(SiXNYHZ)，氢键的存在使氮化硅的紫外光(UV)可穿透性大为提高，使本发明的氮化硅层304的紫外光(UV)穿透率可高达约70％～80％。
与传统上的集成电路护层相较，本发明的制作工艺是利用化学气相沉积法沉积一无掺杂硅玻璃层306，以取代前述工艺中昂贵的液态二氧化硅层206，这样不但材料价格便宜，且不需要经过固化(Curing)的步骤，使制作工艺时间大为缩短，也没有前述的Q-time和重新固化的问题。另外，本发明也省略了前述的磷硅玻璃层(PSG)210，而以增厚的氮氧化硅层308取代，因此本发明的制作工艺只需要UVSiN、SAUSG、及SiON共3层保护层，比起传统制作工艺的SiN、SOG、SiON、及PSG共4层保护层更为简化，从而使得制作工艺时间大为缩短。
在上述实施例中，虽然以集成电路包括两层金属线作说明，但是本发明并不限于此。对于具有多层金属内联机的集成电路，例如是具有四层或五层金属内联机的集成电路，则将本发明的保护层依照上述实施例的制作工艺形成于最后一层金属线上，亦属本发明的技术范围。
本发明上述实施例所揭露的集成电路护层及其制造方法，就是以化学气相沉积法在次常压下形成的无掺杂硅玻璃层，取代了传统上使用的液态二氧化硅，并将保护层由四层简化为三层，不但降低生产成本，也解决了前述的Q-time和重新固化的问题，因而具有简化制作工艺、降低生产成本的优点。
综上所述，虽然本发明已以一较佳实施例阐述如上，然其并非用以限定本发明，任何该领域内的技术人员，在不脱离本发明的精神和范围内，当可作各种的改动和改进，因此本发明的保护范围应以后附的权利要求书所界定的范围为准。
权利要求
1.一种集成电路护层(passivation)的制造方法，包括以下的步骤提供一基底(substrate)，其中，该基底上已形成有一金属内联机；于该基底上形成一个氮化硅层(SiN layer)；于该氮化硅层上形成一无掺杂硅玻璃层(SAUSG layer)；以及于该无掺杂硅玻璃层上形成一氮氧化硅层(SiON layer)。
2.如权利要求1所述的制造方法，其中，该金属内联机为一第二金属线。
3.如权利要求1所述的制造方法，其中，该氮化硅层具有紫外光(UV)可穿透的特性。
4.如权利要求3所述的制造方法，其中，该氮化硅层的紫外光(UV)穿透率较佳的约为70％～80％。
5.如权利要求1所述的制造方法，其中，该氮化硅层的厚度约为4000(angstrom)。
6.如权利要求1所述的制造方法，其中，该无掺杂硅玻璃层是以次常压化学气相沉积法(Sub-Atmosphere CVD)形成的。
7.如权利要求6所述的制造方法，其中，该无掺杂硅玻璃层是在约为200～400torr的压力范围下形成的。
8.如权利要求1所述的制造方法，其中，该无掺杂硅玻璃层的厚度约为7000(angstrom)。
9.如权利要求1所述的制造方法，其中，该氮氧化硅层是以电浆化学气相沉积法(Plasma-Enhanced Chemical Vapor Deposition，PECVD)形成的。
10.如权利要求1所述的制造方法，其中，该氮氧化硅层的厚度约为9000(angstrom)。
11.一种集成电路护层，其形成于一具有组件的基底上，其包括一氮化硅层(SiN layer)，其形成于该基底上；一无掺杂硅玻璃层(SAUSG layer)，其形成于该氮化硅层上；以及一氮氧化硅层(SiON layer)，其形成于该无掺杂硅玻璃层上。
12.如权利要求11所述的集成电路护层，其中，该氮化硅层具有紫外光(UV)可穿透的特性。
13.如权利要求11所述的集成电路护层，其中，该氮化硅层的厚度约为4000(angstrom)。
14.如权利要求11所述的集成电路护层，其中，该无掺杂硅玻璃层的厚度约为7000(angstrom)。
15.如权利要求11所述的集成电路护层，其中，该氮氧化硅层的厚度约为9000(angstrom)。
全文摘要
一种集成电路护层的结构，其形成于一具有组件的基底上，其包括形成于基底上的UV氮化硅层(UVSiN)；形成于氮化硅层上的无掺杂硅玻璃层；以及形成于无掺杂硅玻璃层上的氮氧化硅层。其中，无掺杂硅玻璃层是以次常压化学气相沉积法(SACVD)形成的，而氮氧化硅层是以电浆化学气相沉积法(PECVD)形成的。本发明省去了固化程序，解决了Q－time的问题，具有简化制程、降低生产成本的优点。
文档编号H01L23/00GK1532914SQ0310792
公开日2004年9月29日 申请日期2003年3月25日 优先权日2003年3月25日
发明者赵灿辉, 洪天爵, 吴雅雯, 李世平, 曾守亿 申请人:旺宏电子股份有限公司