专利名称：接触插塞的制作方法
技术领域：
本发明是有关于一种半导体制程，特别有关于一种位线的接触插塞的制作方法。
背景技术：
现今的内存产品包括渠沟式DRAM、堆栈式DRAM、FLASH内存。其制作上，为了达到缩小芯片尺寸的目的，在传统的半导体制程中会采用自我对准接触(self aligned contact，SAC)制程，可以有效地定义并缩短相邻的闸极导电结构的间距。
图1A至图1G是显示习知的SAC制程剖面示意图。
首先，请参照图1A，提供一P型硅基底10，包含有复数个浅沟隔离(shallow trench isolation，STI)区12，用来隔绝相邻的有效区域(active area，AA)；复数个闸极导电结构161-163，是形成于闸极绝缘层14表面上，其中每一闸极导电结构161-163是由一闸极绝缘层14、一多晶硅层17与一硅化钨19所构成；复数个氮化硅覆盖层24，分别形成于闸极导电结构161-163的侧壁与顶部；以及复数个离子布植区22，是分别形成于相邻的闸极导电结构161-163的硅基底10表面上。
接着，请参照图1B，先利用适当沉积法与化学机械研磨(chemical mechanical poblishing；CMP)制程，形成一具有平坦表面的内层介电材料(inter-layer dielectric；ILD)层26于整个基底表面，以填满相邻的闸极导电结构161-163的间隙。ILD层26的材质可选用硼磷硅玻璃(boro-phspho silicate glass；BPSG)、高密度电浆(high density plasma；HDP)氧化硅或四乙基原硅酸盐(tetraethylorthosilicate；TEOS)或是其组合材料。再形成一罩幕层(hard mask)25于ILD层26表面，以于后续蚀刻位线接触孔(contact to bit-line；CB)与闸极接触孔(contact to gate；CG)时做为蚀刻罩幕，其材质的选择必需有两点考量一、与ILD层26的材质(氧化硅)不同。二、与覆盖层24的材质(氮化硅)不同。因此，罩幕层25的材质例如为多晶硅(poly-silicon)。
随后，请参照图1C，先形成一具有位线接触孔(contacttobit-line)与闸极接触孔(contact to gate)图案的第一图案化光阻28于罩幕层25表面。再以第一图案化光阻28为罩幕蚀刻罩幕层25，以形成一图案化罩幕层25a。
接着，请参照图1D，以图案化罩幕层25a为罩幕，实施一适当蚀刻程序，例如干蚀刻法，同时将闸极导电结构161上方与162、163之间的ILD层26去除，形成开口301与302，露出覆盖于闸极导电结构161上的氮化硅覆盖层24表面并且形成一位线接触孔302于闸极导电结构162、163之间，可曝露出离子布植区22。
接着，请参照图1E，形成一第二图案化光阻32于罩幕层25a表面且填满位线接触孔302内，仅露出开口301。
接着，请参照图1F，以图案化罩幕层25a与第二图案化光阻32为罩幕，实施一适当蚀刻程序，例如干蚀刻法，以去除覆盖于闸极导电结构161上方的覆盖层24，形成一闸极接触孔301a于闸极导电结构161上方，可曝露出硅化钨层19表面。
最后，请参照图1G，除去第二光阻32后，露出位线接触孔302a，便完成闸极触孔301a与位线接触孔302a的制作。
然而，随着半导体集成度的增加，半导体组件的线宽亦随之缩小，因此，若欲形成的接触孔的纵宽比(aspect ratio)过高，因此藉由蚀刻所形成的接触孔往往会产生顶部宽而底部窄的轮廓，因此，在小线宽的制程中，后续形成的位线导线层一旦发生些许偏移，就容易对位不准(mis-alignment)，发生短路。
有鉴于此，为了解决该问题，本发明提供了一种接触插塞的制作方法，可适用于小线宽的制程。
发明内容
本发明的目的之一在于提供一种接触插塞的制作方法，可精确控制接触插塞的轮廓，避免位线与接触插塞发生对不准的情况，而导致短路的问题。
本发明的目的之二在于提供一种接触插塞的制作方法，可同时形成位线接触孔(contact to bit line；CB)、闸极接触孔(contact togate；CG)以及汲极接触孔(contact to diffusion；CD)，以简化制程。
一种接触插塞的制作方法，包括下列步骤提供一半导体基底，其表面上设有依序相邻的一第一闸极导电结构、一第二闸极导电结构、一第三闸极导电结构以及一第四闸极导电结构，其中第二闸极导电结构与第三闸极导电结构是位于一有效区域内；形成一多晶硅层，以填满于各闸极导电结构的空隙内；形成一图案化罩幕，以覆盖于多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的表面；以图案化罩幕层为遮蔽，蚀刻多晶硅层，仅留下多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的区域，以形成一多晶硅连接垫；形成一内层介电材料层，以覆盖多晶硅连接垫与各闸极导电结构，并填满各相邻闸极导电结构的空隙；形成一位线接触洞于内层介电层内，以曝露出多晶硅连接垫的表面；以及形成一导电层于位线接触洞内，以用作为一位线接触插塞。
所述的接触插塞的制作方法，形成位线接触孔的步骤可同时形成一第一内连线接触孔与一第二内连线接触孔，其中第一内连线接触孔是曝露出第一闸极结构的顶部，第二内连线接触孔是曝露出第四闸极结构的外侧基底表面。
所述的接触插塞的制作方法，其中形成位线接触插塞可同时将导电层填满第一内连线接触洞与第二内连线接触洞，以分别用作为一内连线接触插塞。
所述的接触插塞的制作方法，其中半导体基底内包含有两个浅沟隔离区域，分别设置于第一闸极导电结构与第二闸极导电结构之间、第三闸极导电结构与第四闸极导电结构之间，用以定义有效区域。
一种接触插塞的制作方法，包括下列步骤提供一半导体基底，其表面上设有依序相邻的一第一闸极导电结构、一第二闸极导电结构、一第三闸极导电结构以及一第四闸极导电结构，其中第二闸极导电结构与第三闸极导电结构是位于一有效区域内；形成一多晶硅层，以填满于各闸极导电结构的空隙内；形成一图案化罩幕，以覆盖于多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的表面；以图案化罩幕层为遮蔽，蚀刻多晶硅层，仅留下多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的区域，以形成一多晶硅连接垫；形成一内层介电材料层，以覆盖多晶硅连接垫与各闸极导电结构，并填满各相邻闸极导电结构的空隙；形成一第一接触洞、一第二接触洞以及一第三接触洞于内层介电层内，其中第一接触洞是曝露出第一闸极导电结构的顶部，第二接触洞是曝露出多晶硅连接垫的表面，第三接触洞是曝露出第四闸极导电结构的外侧基底表面；以及形成一导电层，以填满第一接触洞、第二接触洞以及第三接触洞内，则位于第二接触洞内的导电层是作为一位线接触插塞。
一种接触插塞的制作方法，包括下列步骤提供一半导体基底，其表面上设有依序相邻的一第一闸极导电结构、一第二闸极导电结构、一第三闸极导电结构以及一第四闸极导电结构，其中第二闸极导电结构与第三闸极导电结构是位于一有效区域内；顺形成一衬垫层，覆盖各闸极导电结构与各相邻闸极导电结构的间隙；去除部份该衬垫层，以曝露出第二闸极导电结构以及第三闸极导电结构之间的基底表面；形成一多晶硅层，以填满于各闸极导电结构的空隙内；形成一图案化罩幕，以覆盖于多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的表面；以图案化罩幕层为遮蔽，蚀刻多晶硅层，仅留下多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的区域，以形成一多晶硅连接垫于第二闸极导电结构与第三闸极导电结构的间隙的基底表面；形成一内层介电材料层，以覆盖多晶硅连接垫与各闸极导电结构，并填满各相邻闸极导电结构的空隙；形成一第一接触洞、一第二接触洞以及一第三接触洞于内层介电层内，其中第一接触洞是曝露出第一闸极导电结构的顶部，第二接触洞是曝露出多晶硅连接垫的表面，第三接触洞是曝露出第四闸极导电结构的外侧基底表面；以及形成一导电层，以填满第一接触洞、第二接触洞以及第三接触洞内，则位于第二接触洞内的导电层是作为一位线接触插塞。
所述的接触插塞的制作方法，其中每一闸极导电结构的顶部具有一覆盖层(cap layer)。
所述的接触插塞的制作方法，其中覆盖层是由以下任一种材质所构成SiN、SiON、氧化硅或其组合。
所述的接触插塞的制作方法，其中每一闸极导电结构的侧壁具有一间隔物(spacer)。
所述的接触插塞的制作方法，其中覆盖层是由以下任一种材质所构成SiN、SiON、氧化硅或其组合。
所述的接触插塞的制作方法，其中内层介电材料层是由以下至少一种材质所构成硼磷硅玻璃(boro-phspho silicate glass；BPSG)、高密度电浆(highdensity plasma；HDP)氧化硅或四乙基原硅酸盐(tetraethylorthosilicate；TEOS)。
所述的接触插塞的制作方法，其中半导体基底内包含有两个浅沟隔离区域，分别设置于第一闸极导电结构与第二闸极导电结构之间、第三闸极导电结构与第四闸极导电结构之间，用以定义有效区域。
所述的接触插塞的制作方法，其中位于第一接触洞与第三接触洞内的第二导电层，分别作为一内连线接触插塞。
本发明的主要特征在于直接将多晶硅藉由沉积、蚀刻等过程，形成一多晶硅连接垫(landing pad)，然后便可在全面沉积的内层介电层中同时形成位线接触孔(CB)、闸极接触孔(CG)以及汲极接触孔(CD)。如此，多晶硅连接垫具有完整的轮廓，且同时形成各种接触孔，可以避免对不准的问题，避免短路。
图1A至图1G是显示习知的接触插塞的制作方法的制程剖面示意图；图2A至图2I是显示根据本发明的接触插塞的制作方法的一较佳实施例的制程剖面示意图。
具体实施例方式
本发明提出一种接触插塞的制作方法，此方法的步骤主要是包括首先，提供一半导体基底，其表面上设有依序相邻的一第一闸极导电结构、一第二闸极导电结构、一第三闸极导电结构以及一第四闸极导电结构，其中第二闸极导电结构与第三闸极导电结构是位于一有效区域内。
接着，形成一多晶硅层，以填满于各闸极导电结构的空隙内。
然后，形成一图案化罩幕，以覆盖于多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的表面。
接着，以图案化罩幕层为遮蔽，蚀刻多晶硅层，仅留下多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的区域，以形成一多晶硅连接垫。
接下来，形成一内层介电材料层，以覆盖多晶硅连接垫与各闸极导电结构，并填满各相邻闸极导电结构的空隙。接着，形成一位线接触洞于内层介电层内，以曝露出多晶硅连接垫的表面。最后，形成一导电层于位线接触洞内，以用作为一位线接触插塞。
如前所述，每一闸极导电结构的顶部具有一覆盖层(cap layer)，且每一闸极导电结构的侧壁具有一间隔物(spacer)。其中覆盖层与间隔物可由以下任一种材质所构成SiN、SiON、氧化硅或其组合。
如前所述，内层介电材料层可由以下至少一种材质所构成硼磷硅玻璃(boro-phspho silicate glass；BPSG)、高密度电浆(high density plasma；HDP)氧化硅或四乙基原硅酸盐(tetraethylorthosilicate；TEOS)。
如前所述，半导体基底内包含有两个浅沟隔离区域，是分别设置于第一闸极导电结构与第二闸极导电结构之间、第三闸极导电结构与第四闸极导电结构之间，用以定义有效区域。
根据本发明，形成位线接触孔的步骤可同时形成一第一内连线接触孔与一第二内连线接触孔，其中第一内连线接触孔是曝露出第一闸极结构的顶部，第二内连线接触孔是曝露出第四闸极结构的外侧基底表面。
根据本发明，形成多晶硅之前，更包括下列步骤先顺形成一衬垫层，以覆盖各闸极导电结构与各相邻闸极导电结构的间隙。然后，去除部份衬垫层，以曝露出第二闸极导电结构以及第三闸极导电结构之间的基底表面。
根据本发明，形成位线接触插塞可同时将导电层填满第一内连线接触洞与第二内连线接触洞，以分别用作为一内连线接触插塞。
以下请配合参考图2A至图2I的制程剖面图，说明根据本发明的一较佳实施例。
请参阅图2A，以一P型硅基底50为例，其包含有复数个浅沟隔离区52，用来隔绝相邻的有效区域；一闸极绝缘层54，形成于基底50表面上；复数个闸极导电结构561、562、563与564，是形成于闸极绝缘层54表面上，其中每一闸极导电结构561-564是由一闸极多晶硅层57、一硅化钨层58以及一覆盖层59所构成；以及复数个N-型离子布植区60，是分别形成于相邻的闸极导电结构561-564的硅基底50表面上。其中，覆盖层59的材质可为SiN、SiON、氧化硅或是其组合。
请参阅图2B，首先于整个闸极导电结构561-564侧壁上形成一间隔物64。其中，间隔物64的材质可选用SiN、SiON、氧化硅或是其组合。然后，利用闸极导电结构561-564与间隔物64作为幕罩，于N-型离子布植区60的曝露区域内形成一N+型离子布植区66。其中，N+型离子布植区66是用来作为一源/汲极区，而N-型离子布植区60则是用来作为一轻掺杂汲极(lightly doped drain，LDD)。
请参阅图2C，利用适当沉积程序，形成一衬垫层68于硅基底50的整个表面上，其材质例如为SiON、SiN或氧化硅。
然后，请参阅图2D，利用一第一光阻层69进行微影与蚀刻制程，将闸极导电结构562、563之间的部分衬垫层68去除，以曝露出闸极导电结构562、563之间的N+型离子布植区66。
跟着，请参阅图2E，先利用适当溶液，将第一光阻层69去除之后，再利用沉积与化学机械研磨(CMP)制程，于基底50的整个表面上形成一具有平坦表面的多晶硅层70，并使多晶硅层70的高度与闸极导电结构561-564的顶部的衬垫层68的高度切齐或略高。
随后，请参阅图2F，先形成一第二光阻层71于部分多晶硅层70表面，再以衬垫层68作为蚀刻停止层，将大部分的多晶硅层70去除，仅留下位于闸极导电结构562、563之间的多晶硅层70，残留多晶硅层70a可用作为一电连接底垫(landing pad)。
接着，请参阅图2G，先利用适当溶液，将第二光阻层71去除之后，再进行适当沉积，例如化学气相沉积(chemical vapordeposition；CVD)，形成一内层介电层材质，再进行CMP制程，以于基底50的整个表面上形成一具有平坦表面的内层介电层(ILD)72，以填满相邻的闸极导电结构561-564的间隙。内层介电层72的材质可选用硼磷硅玻璃(boro-phspho silicate glass；BPSG)、高密度电浆(high density plasma；HDP)氧化硅、四乙基原硅酸盐(tetraethylorthosilicate；TEOS)或其组合。
随后，如图2H所示，先于内层介电层72上形成一具有接触洞图案的第三光阻层73，再将预定区域的内层介电层72、衬垫层68与覆盖层59去除，则可形成一位线接触洞741、一第一内连线接触洞742以及一第二内连线接触洞743。其中，位线接触洞741是位于闸极导电结构562、563之间的多晶硅连接垫70a上方；第一内连线接触洞742是形成于闸极导电结构561上方，且曝露出硅化钨层58表面；第二内连线接触洞743是形成于闸极导电结构564的一侧，可曝露出N+型离子布植区66。
如图2I所示，先利用适当溶液，将第三光阻层73去除之后，再于基底50的整个表面上沉积一导电层76，以填满位线接触洞741、第一内连线接触洞742以及第二内连线接触洞743。导电层76的材质可选用多晶硅或其它导电材料。如此一来，内层介电层72的表面上的导电层76是用作为位线/内连线结构，而位于位线接触洞741、第一内连线接触洞742以及第二内连线接触洞743内的导电层76是用作为一位线接触插塞，第一内连线接触插塞、第二内连线接触插塞。
综上具体实施例，本发明是先提供一半导体基底，其表面上设有依序相邻的一第一闸极导电结构、一第二闸极导电结构、一第三闸极导电结构以及一第四闸极导电结构，其中第二闸极导电结构与第三闸极导电结构是位于一有效区域内。接着，形成一多晶硅层，以填满于各闸极导电结构的空隙内。然后，形成一图案化罩幕，以覆盖于多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的表面。再接着，以图案化罩幕层为遮蔽，蚀刻多晶硅层，仅留下多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的区域，形成一多晶硅连接垫。接下来，形成一内层介电材料层，覆盖多晶硅连接垫与各闸极导电结构，并填满各相邻闸极导电结构的空隙。然后，形成一位线接触洞于内层介电层内，以曝露出多晶硅连接垫的表面。最后，形成一导电层于位线接触洞内，用作为一位线接触插塞。
本发明的优点是1、根据本发明的多晶硅连接垫，位线接触洞的形成是利用直接蚀刻多晶硅层以去除非连接垫区域而被制，因此不会有习知去除接触孔位置的介电层方法而导致接触孔顶部宽且底部窄的问题，多晶硅层所形成的连接垫具有好的轮廓且开口窄，因此，即使后续形成的导线层发生偏移，仍可避免短路的问题，增加了制程容许度(process window)。
2、根据本发明，可同时形成位线接触孔(CB)、闸极接触孔(CG)以及汲极接触孔(CD)，不仅简化制程，以可减少当导线层位线偏移时与各接触孔对位不准，所导致短路的问题。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做各种的更动与润饰，因此本发明的保护范围当视本案权利要求书范围所界定者为准。
权利要求
1.一种接触插塞的制作方法，其特征在于包括下列步骤提供一半导体基底，其表面上设有依序相邻的一第一闸极导电结构、一第二闸极导电结构、一第三闸极导电结构以及一第四闸极导电结构，其中第二闸极导电结构与第三闸极导电结构是位于一有效区域内；形成一多晶硅层，以填满于各闸极导电结构的空隙内；形成一图案化罩幕，以覆盖于多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的表面；以图案化罩幕层为遮蔽，蚀刻多晶硅层，仅留下多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的区域，以形成一多晶硅连接垫；形成一内层介电材料层，以覆盖多晶硅连接垫与各闸极导电结构，并填满各相邻闸极导电结构的空隙；形成一位线接触洞于内层介电层内，以曝露出多晶硅连接垫的表面；以及形成一导电层于位线接触洞内，以用作为一位线接触插塞。
2.如权利要求1所述的接触插塞的制作方法，其特征在于每一闸极导电结构的顶部具有一覆盖层(cap layer)。
3.如权利要求2所述的接触插塞的制作方法，其特征在于覆盖层是由以下任一种材质所构成SiN、SiON、氧化硅或其组合。
4.如权利要求1所述的接触插塞的制作方法，其特征在于每一闸极导电结构的侧壁具有一间隔物(spacer)。
5.如权利要求4所述的接触插塞的制作方法，其特征在于覆盖层是由以下任一种材质所构成SiN、SiON、氧化硅或其组合。
6.如权利要求1所述的接触插塞的制作方法，其特征在于内层介电材料层是由以下至少一种材质所构成硼磷硅玻璃(boro-phspho silicate glass；BPSG)、高密度电浆(high density plasma；HDP)氧化硅或四乙基原硅酸盐(tetraethylorthosilicate；TEOS)。
7.如权利要求1所述的接触插塞的制作方法，其特征在于形成位线接触孔的步骤可同时形成一第一内连线接触孔与一第二内连线接触孔，其中第一内连线接触孔是曝露出第一闸极结构的顶部，第二内连线接触孔是曝露出第四闸极结构的外侧基底表面。
8.如权利要求7所述的接触插塞的制作方法，其特征在于形成位线接触插塞可同时将导电层填满第一内连线接触洞与第二内连线接触洞，以分别用作为一内连线接触插塞。
9.如权利要求1所述的接触插塞的制作方法，其特征在于半导体基底内包含有两个浅沟隔离区域，分别设置于第一闸极导电结构与第二闸极导电结构之间、第三闸极导电结构与第四闸极导电结构之间，用以定义有效区域。
10.一种接触插塞的制作方法，其特征在于包括下列步骤提供一半导体基底，其表面上设有依序相邻的一第一闸极导电结构、一第二闸极导电结构、一第三闸极导电结构以及一第四闸极导电结构，其中第二闸极导电结构与第三闸极导电结构是位于一有效区域内；形成一多晶硅层，以填满于各闸极导电结构的空隙内；形成一图案化罩幕，以覆盖于多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的表面；以图案化罩幕层为遮蔽，蚀刻多晶硅层，仅留下多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的区域，以形成一多晶硅连接垫；形成一内层介电材料层，以覆盖多晶硅连接垫与各闸极导电结构，并填满各相邻闸极导电结构的空隙；形成一第一接触洞、一第二接触洞以及一第三接触洞于内层介电层内，其中第一接触洞是曝露出第一闸极导电结构的顶部，第二接触洞是曝露出多晶硅连接垫的表面，第三接触洞是曝露出第四闸极导电结构的外侧基底表面；以及形成一导电层，以填满第一接触洞、第二接触洞以及第三接触洞内，则位于第二接触洞内的导电层是作为一位线接触插塞。
11.如权利要求10所述的接触插塞的制作方法，其特征在于每一闸极导电结构的顶部具有一覆盖层(cap layer)。
12.如权利要求11所述的接触插塞的制作方法，其特征在于覆盖层是由以下任一种材质所构成SiN、SiON、氧化硅或其组合。
13.如权利要求10所述的接触插塞的制作方法，其特征在于每一闸极导电结构的侧壁具有一间隔物(spacer)。
14.如权利要求13所述的接触插塞的制作方法，其特征在于覆盖层是由以下任一种材质所构成SiN、SiON、氧化硅或其组合。
15.如权利要求10所述的接触插塞的制作方法，其特征在于内层介电材料层是由以下至少一种材质所构成硼磷硅玻璃(boro-phspho silicate glass；BPSG)、高密度电浆(high density plasma；HDP)氧化硅或四乙基原硅酸盐(tetraethylorthosilicate；TEOS)。
16.如权利要求10所述的接触插塞的制作方法，其特征在于半导体基底内包含有两个浅沟隔离区域，是分别设置于第一闸极导电结构与第二闸极导电结构之间、第三闸极导电结构与第四闸极导电结构之间，用以定义有效区域。
17.如权利要求10所述的接触插塞的制作方法，其特征在于位于第一接触洞与第三接触洞内的第二导电层是分别作为一内连线接触插塞。
18.一种接触插塞的制作方法，其特征在于包括下列步骤提供一半导体基底，其表面上设有依序相邻的一第一闸极导电结构、一第二闸极导电结构、一第三闸极导电结构以及一第四闸极导电结构，其中第二闸极导电结构与第三闸极导电结构是位于一有效区域内；顺形成一衬垫层，覆盖各闸极导电结构与各相邻闸极导电结构的间隙；去除部份该衬垫层，以曝露出第二闸极导电结构以及第三闸极导电结构之间的基底表面；形成一多晶硅层，以填满于各闸极导电结构的空隙内；形成一图案化罩幕，以覆盖于多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的表面；以图案化罩幕层为遮蔽，蚀刻多晶硅层，仅留下多晶硅层位于第二闸极导电结构与第三闸极导电结构的间隙的区域，以形成一多晶硅连接垫于第二闸极导电结构与第三闸极导电结构的间隙的基底表面；形成一内层介电材料层，以覆盖多晶硅连接垫与各闸极导电结构，并填满各相邻闸极导电结构的空隙；形成一第一接触洞、一第二接触洞以及一第三接触洞于内层介电层内，其中第一接触洞是曝露出第一闸极导电结构的顶部，第二接触洞是曝露出多晶硅连接垫的表面，第三接触洞是曝露出第四闸极导电结构的外侧基底表面；以及形成一导电层，以填满第一接触洞、第二接触洞以及第三接触洞内，则位于第二接触洞内的导电层是作为一位线接触插塞。
19.如权利要求18所述的接触插塞的制作方法，其特征在于每一闸极导电结构的顶部具有一覆盖层(cap layer)。
20.如权利要求19所述的接触插塞的制作方法，其特征在于覆盖层是由以下任一种材质所构成SiN、SiON、氧化硅或其组合。
21.如权利要求18所述的接触插塞的制作方法，其特征在于每一闸极导电结构的侧壁具有一间隔物(spacer)。
22.如权利要求21所述的接触插塞的制作方法，其特征在于覆盖层是由以下任一种材质所构成SiN、SiON、氧化硅或其组合。
23.如权利要求18所述的接触插塞的制作方法，其特征在于内层介电材料层是由以下至少一种材质所构成硼磷硅玻璃(boro-phspho silicate glass；BPSG)、高密度电浆(high density plasma；HDP)氧化硅或四乙基原硅酸盐(tetraethylorthosilicate；TEOS)。
24.如权利要求18所述的接触插塞的制作方法，其特征在于半导体基底内包含有两个浅沟隔离区域，分别设置于第一闸极导电结构与第二闸极导电结构之间、第三闸极导电结构与第四闸极导电结构之间，用以定义有效区域。
25.如权利要求18所述的接触插塞的制作方法，其特征在于位于第一接触洞与第三接触洞内的第二导电层，分别作为一内连线接触插塞。
全文摘要
本发明是有关于一种半导体制程，特别有关于一种位线的接触插塞的制作方法，其主要特征在于直接将多晶硅藉由沉积、蚀刻等过程，形成一多晶硅连接垫(landing pad)，然后便可在全面沉积的内层介电层中同时形成位线接触孔(CB)、闸极接触孔(CG)以及汲极接触孔(CD)。如此，多晶硅连接垫具有完整的轮廓，且同时形成各种接触孔，可以避免对不准的问题，避免短路。
文档编号H01L21/70GK1599034SQ0315715
公开日2005年3月23日 申请日期2003年9月16日 优先权日2003年9月16日
发明者管式凡, 吴国坚, 许平 申请人:南亚科技股份有限公司