专利名称:一种具有低反向传输电容抗闩锁结构的平面栅igbt的制作方法
【专利摘要】本实用新型涉及一种具有低反向传输电容抗闩锁结构的平面栅IGBT，本实用新型在常规方法基础上对P阱注入进行改进，在P阱总注入剂量和总推阱时间不变的情况下采用P阱多次注入，多次推结方式，使得N+区下方P阱浓度更高，更有效的降低空穴电流流经路径的电阻，有效抑制IGBT器件大电流状态下的闩锁现象，电阻的降低同时可以降低通态压降。本实用新型在JFET区上方添加一层厚度1.0-1.5μm的场氧化层，减小IGBT器件的反向传输电容，降低器件关断时反向传输电容的放电时间，减小关断损耗；通过减小IGBT器件的反向传输电容同样可以达到避免短路测试时发生LC震荡的目的。
【专利说明】一种具有低反向传输电容抗闩锁结构的平面栅IGBT
【技术领域】
[0001]本实用新型涉及一种功率半导体器件，具体讲涉及一种具有低反向传输电容抗闩锁结构的平面栅IGBT。
【背景技术】
[0002]功率半导体器件是实现电能的传输、转换及其过程控制的核心部件，它使得电能更高效、更节能、更环保地使用，将“粗电”变为“精电”，因此它是节能减排的基础技术和核心技术。在新一代功率半导体器件中，由于绝缘栅双极晶体管(IGBT)器件同时具有单极性器件和双极性器件的优点，驱动电路简单，控制电路功耗和成本低，通态压降低，器件自身损耗小，使得IGBT器件已成为大功率电力电子技术中的首选器件。
[0003]IGBT器件有源区是由许多表面MOSFET结构的元胞单位构成，其中N+区下方P阱注入浓度决定了电阻R的大小，浓度越大，电阻越小。正常情况下电流流向将按图1中实线箭头所示，但如果R过大，当有电流流过时，R上的电压超过Jl结的开启电压，将导致Jl结导通，电流流向按图1中虚线箭头所示，IGBT发生闩锁，从而导致器件失效。为了解决这个问题常规方法在P阱、N阱注入后再注一次形成P+区，其中P阱注入工艺采用一次注入，一次推结方式。一次注入一次推结方式形成的N+区下方P阱浓度依然不够高，不能有效的降低空穴电流流经路径的电阻，当在短路等大电流状态下依然存在闩锁(Latch-up)的风险。
[0004]IGBT的开关快慢最终体现在对表面MOSFET结构自带的内部电容的充放电速度上，其中JFET区上方氧化层厚度影响反向传输电容大小，电容越大，放电速度越慢，器件关断损耗越大；同时在器件进行短路测试时，由于测试电路存在寄生电感L，容易发生LC震荡，常规方法是在栅极和发射极之间外加一个电容，这给测试带来了不便。
实用新型内容
[0005]针对现有技术的不足，本实用新型的目的是提供一种具有低反向传输电容抗闩锁结构的平面栅IGBT，本实用新型在常规方法基础上对P阱注入进行改进，在P阱总注入剂量和总推阱时间不变的情况下采用P阱多次注入，多次推结方式，此种方法较一次注入一次推结方式N+区下方P阱浓度更高，更有效的降低空穴电流流经路径的电阻，有效抑制IGBT器件大电流状态下的闩锁(Latch-up)现象，电阻的降低同时可以降低通态压降；本实用新型在JFET区上方添加一层厚度1.0-1.5 ym的场氧化层，减小IGBT器件的反向传输电容，降低器件关断时反向传输电容的放电时间，减小关断损耗，通过减小IGBT器件的反向传输电容同样可以达到避免短路测试时发生LC震荡的目的。
[0006]本实用新型的目的是采用下述技术方案实现的:
[0007]本实用新型提供一种具有低反向传输电容抗闩锁结构的平面栅IGBT，所述平面栅IGBT包括衬底、衬底表面上的场氧化层和栅氧化层、沉积在栅氧化层上的多晶硅栅极以及栅氧化层与衬底之间的P阱区，位于P阱区表面的N阱区，依次设置于P阱区内P+型掺杂区和N+型掺杂区，结型场效应JFET区位于两个P阱之间；其改进之处在于，所述P阱区通过多次注入及推结工艺形成，P阱区的注入总剂量在6E13-8E13之间，在所述结型场效应JFET区上生长有场氧化层。
[0008]进一步地，所述平面栅IGBT包括设置于多晶硅栅极上方的隔离氧化层、设置于隔离氧化层结构上方的正面金属电极、位于隔离氧化层和多晶硅栅之间的Spacer结构以及从上到下依次设置于衬底N-层下方的P+集电区和背面金属电极。
[0009]进一步地，在所述衬底N-层生长有场氧化层，所述场氧化层的厚度为1.0-1.5 μ m，其刻蚀角度为30° O
[0010]进一步地，所述平面栅IGBT的击穿电压为600V至6500V。
[0011]与现有技术比，本实用新型达到的有益效果是:
[0012]1、本实用新型在常规方法基础上对P阱注入进行改进，在P阱总注入剂量和总推阱时间不变的情况下采用P阱多次注入，多次推结方式，此种方法较一次注入一次推结方式N+区下方P阱浓度更高，更有效的降低空穴电流流经路径的电阻，有效抑制IGBT器件大电流状态下的闩锁(Latch-up)现象，电阻的降低同时可以降低通态压降。
[0013]2、通过在JFET区上方增加一层场氧化层，可以降低IGBT器件的反向传输电容，有利于降低电路LC震荡风险，同时可以降低器件关断时反向传输电容的放电时间，减小关断损耗。
[0014]3、所采用的制造加工工艺为IGBT芯片通用工艺，易实现。
【附图说明】
[0015]图1是本实用新型提供的具有低反向传输电容抗闩锁结构的平面栅IGBT纵剖面示意图；
[0016]图2是本实用新型提供的采用3次注入推结的P阱方法和P阱常规方法注入后N+区下方P型浓度分布示意图；
[0017]其中:01-N型单晶硅片衬底，02-场氧化层，03-栅氧化层，04-多晶硅栅电极，05-P阱区、06-N阱区，07-Spacer结构，08-P+型掺杂区，09-N+型掺杂区，10-隔离氧化层，11-正面金属电极E，12-P+集电区，13-背面金属电极C，14-JFET区，Jl-PN结区。
【具体实施方式】
[0018]下面结合附图对本实用新型的【具体实施方式】作进一步的详细说明。
[0019]本实用新型提供一种具有低反向传输电容抗闩锁结构的平面栅IGBT，所述平面栅IGBT包括衬底01、衬底表面上的场氧化层02和栅氧化层03、沉积在栅氧化层03上的多晶硅栅极04以及栅氧化层03与衬底01之间的P阱区05，位于P阱区05表面的N阱区06，从下到上依次设置于P阱区05内P+型掺杂区08和N+型掺杂区09，JFET区位于两个P阱区05之间；所述P阱区05通过多次注入及推结工艺形成，注入总剂量在6E13-8E13之间，在所述结型场效应JFET区14上生长有场氧化层02 ；
[0020]所述衬底01为均匀掺杂的N型单晶硅片衬底，所述N型单晶硅片衬底浓度需根据不同的电压等级进行选择。
[0021]平面栅IGBT包括设置于多晶硅栅极上方的隔离氧化层10结构、设置于隔离氧化层10结构上方的正面金属电极11、位于隔离氧化层10结构和多晶硅栅04之间的Spacer结构07以及从上到下依次设置于衬底N-层下方的P+集电区12和背面金属电极13。具有低反向传输电容抗闩锁结构的平面栅IGBT纵剖面示意图如图1所示。
[0022]本实用新型还提供一种具有低反向传输电容抗闩锁结构的平面栅IGBT的制造方法，包括下述步骤:
[0023](一)对N型单晶硅片衬底01预处理:所述N型单晶硅片衬底的N杂质掺杂浓度与厚度需要根据平面栅IGBT不同的击穿电压和正向导通压降需求(600V至6500V)进行选择，并通过酸、碱、去离子水超声清洗工序，对N型单晶硅片衬底表面进行化学处理；
[0024](二)制造场氧化层02:采用温度为1050°C _1150°C进行高温氧化，在N型单晶硅片衬底表面生长氧化层，厚度为1.0-1.5 μ m，生长完成之后进行光刻和湿法刻蚀，氧化层刻蚀角度越平缓越好，最终角度约为30° ;
[0025](三)制造栅氧化层03和多晶硅栅电极04:对N型单晶硅片衬底进行高温氧化，在硅片表面生长0.1至0.2 μ m的氧化膜，并采用淀积方式生长多晶硅，再对栅氧化层03和多晶硅栅电极04进行光刻和刻蚀；当对多晶硅栅电极电压开启或者关断时，多晶硅栅电极对其下的场氧化层进行充电或者放电，场氧化层相当于平板电容，其电容大小取决于其厚度，厚度越大，电容越小，电容值用下述表达式表示:
[0026]C= ε S/d(I)；
[0027]其中:ε是介电常数，S是场氧化层的表面积，d是场氧化层厚度。
[0028](四)制造P阱区05和N阱区06:对栅氧化层03上形成的多晶硅栅电极04开口通过注入方式进行P型掺杂，再进行高温退火推结，P型注入及推结均为3次，注入总剂量保持不变，按1:2:3比例进行注入，推结总时间不变，按1:1:1时间比例进行推结，最终将P型掺杂推结到4至6 μπι，形成P阱区05结构，P阱区05形成后进行N型注入形成N阱区06 ；
[0029](五)制造P+型掺杂区08和N+型掺杂区09:在多晶硅栅电极上通过淀积方式生长隔离氧化膜，全面反刻形成Spacer结构07，保证接触孔穿通N+、但不能刻穿P+ ;采用自对准离子注入方式依次进行P+掺杂和N+掺杂，形成P+型掺杂区08和N+型掺杂区09 ;
[0030](六)制造正面金属电极11:在多晶硅栅电极上使用化学淀积方式生长硼磷掺杂玻璃膜质，进行接触孔的光刻和刻蚀形成隔离氧化层结构，用来隔离多晶硅栅电极及正面金属电极，在隔离氧化层结构上使用物理淀积或蒸发方式生长铝合金，进行金属的光刻和刻蚀，去除不需要的金属部分，形成正面金属电极；在正面金属电极上采用淀积和涂布方式生长钝化层，采用光刻和刻蚀方式，打开焊接窗口，以保证平面栅IGBT正面的发射极、栅极电性连接，完成正面金属电极连接；
[0031](七)制造背面P+集电区12:对进行完步骤(一)至(六)的N型单晶硅片衬底进行背面研磨减薄，再进行湿法刻蚀洗净，在硅片背面采用离子注入方式进行P+集电区域的杂质生成，接着进行退火工艺，离子的激活与推结，推结到0.5至I μ--的结深；
[0032](A)制造背面金属电极13:采用物理淀积或蒸发形成背面金属电极，完成平面栅IGBT背面电特性连接。
[0033]采用3次注入推结的P阱方法和P阱常规方法注入后N+区下方P型浓度分布示意图如图2所示，本实用新型在常规方法基础上对P阱注入进行改进，在P阱总注入剂量和总推阱时间不变的情况下采用P阱多次注入，多次推结方式，此种方法较一次注入一次推结方式N+区下方P阱浓度更高(见图2，沿直线AA’方向切开，L段P型浓度分布实用新型方法浓度更高)，更有效的降低空穴电流流经路径的电阻，有效抑制IGBT器件大电流状态下的闩锁(Latch-up)现象，电阻的降低同时可以降低通态压降。IGBT的开关快慢最终体现在对表面MOSFET结构自带的内部电容的充放电速度上，其中JFET区氧化层厚度影响反向传输电容大小，本实用新型在JFET区上方添加一层厚度1.0-1.5 ym的场氧化层，减小IGBT器件的反向传输电容，降低器件关断时反向传输电容的放电时间，减小关断损耗；同时在器件进行短路测试时，由于测试电路存在寄生电感，容易发生LC震荡，常规方法是在栅极和发射极之间外加一个电容，这个测试带来了不便，本实用新型通过减小IGBT器件的反向传输电容同样可以达到避免短路测试时发生LC震荡的目的。
[0034]最后应当说明的是:以上实施例仅用以说明本实用新型的技术方案而非对其限制，尽管参照上述实施例对本实用新型进行了详细的说明，所属领域的普通技术人员依然可以对本实用新型的【具体实施方式】进行修改或者等同替换，这些未脱离本实用新型精神和范围的任何修改或者等同替换，均在申请待批的本实用新型的权利要求保护范围之内。
【权利要求】
1.一种具有低反向传输电容抗闩锁结构的平面栅IGBT，所述平面栅IGBT包括衬底、衬底表面上的场氧化层和栅氧化层、沉积在栅氧化层上的多晶硅栅极以及栅氧化层与衬底之间的P阱区，位于P阱区表面的N阱区，依次设置于P阱区内P+型掺杂区和N+型掺杂区，结型场效应JFET区位于两个P阱之间；其特征在于，在所述结型场效应JFET区上生长有场氧化层。2.如权利要求1所述的平面栅IGBT，其特征在于，所述平面栅IGBT包括设置于多晶硅栅极上方的隔离氧化层、设置于隔离氧化层结构上方的正面金属电极、位于隔离氧化层和多晶硅栅之间的Spacer结构以及从上到下依次设置于衬底N-层下方的P+集电区和背面金属电极。3.如权利要求2所述的平面栅IGBT，其特征在于，在所述衬底N-层上生长有场氧化层，所述场氧化层的厚度为1.0-1.5 μ m，其刻蚀角度为30°。4.如权利要求1-3中任一项所述的平面栅IGBT，其特征在于，所述平面栅IGBT的击穿电压为600V至6500V。
【文档编号】H01L29-423GK204303815SQ201420760894
【发明者】高明超, 王耀华, 赵哿, 刘江, 金锐, 温家良 [申请人]国家电网公司, 国网智能电网研究院, 国网浙江省电力公司