专利名称：纳电子器件性能测试用的器件结构及制备方法
技术领域：
本发明涉及纳电子器件性能测试用器件结构，属于微电子技术领域。
背景技术：
现代社会的信息容量急剧增加，对信息的处理，传输和存储不断提出越来越高的要求。为适应这一要求，在技术进步的推动下，集成电路一直按摩尔定律高速发展，预计其特征尺寸将从现在的0.13微米技术进一步缩小到2006年将达到0.1微米，2012年0.05微米。当集成电路的特征尺寸进入亚0.1微米，即纳米尺寸以后，进一步发展的阻力将大大增加。因为进入纳米尺寸以后，很多传统的物理理论将不在适用。因此测试纳米尺寸下器件的性能是非常重要的。而测试纳电子器件也面临重重困难。因为测试仪器无法直接去测量，而现有的引线封装技术也无法达到纳米尺寸。因此找出间接测试纳电子器件性能的方法就非常必要。
发明内容
本发明的目的在于提供了一种测试纳电子器件性能用的器件结构，亦即通过该器件结构，找出一套纳米尺寸下材料性能的测试方法。本发明主要分两部分。第一部分是小单元器件的制备；第二部分是对小单元器件的测试。
本发明提供的器件结构特征在于结构内的每个单元器件结构是处于并联状态，每个器件依次由(1)衬底材料上沉积生长的底电极薄膜；(2)在薄膜上沉积的介电材料；(3)穿透介电材料层到达底电极薄膜层的纳米级多孔，并沉积有功能材料；(4)覆盖的掩膜板和沉积的上电极所构成。
小单元器件的结构制备过程如图所示，具体是(1)在衬底材料上沉积底电极薄膜(BE)，厚度在100nm-200nm；底电极通常为W。
(2)继续沉积介电材料(ILD)，厚度为200-300nm。其作用是作为电介质材料阻挡热传导，从而减小各个器件之间的影响，提高其工作性能。所述的介质材料为SiO2、Si3N4或聚合物中一种。
(3)通过曝光，刻蚀在ILD上打孔。孔要穿透ILD层达到BE层。孔径大小为50nm-200nm。孔间距在2-5μm。
(4)向小孔内沉积纳电子器件功能材料，然后用化学机械抛光的方法抛平表面。所述的功能材料包括可逆相变材料、铁电材料、导材料等。
(5)用掩模板覆盖，然后沉积上电极材料(TE)，厚度150nm-300nm。然后就可以坚膜，封装，待测。
依上述制备的小单元器件的方法，可看出只改变掩模板尺寸，重复步骤(5)，即可得到不同尺寸的上电极再分别测试其性能(参见图6)，画出所测的性能随尺寸，也就是单元内所包含的器件个数的一次函数关系，通过外延法得到其截距，从而得到单个器件的性能，也就是器件的本征性能。
本发明的优点在于首先解决了制作小尺寸结构的困难。本发明提出刻蚀很多小孔，然后向小孔中沉积功能材料。由于尺寸较小，所以沉积的效果就很难保证。故成品率会降低。这样就给测试增加了很大难度。如果测量不出结果，你不知道是器件本身的原因，还是测试的原因。此外，测试本身还面临一个困难。由于IC行业典型的还是0.18技术，所以对纳米级的器件无法测试。必须要引线。而本发明创造性地提出在沉积上电极时，使用掩膜板遮挡。这样就形成了一个个单元结构。每个单元里含有若干个小尺寸器件。这样就一举解决了上面两个问题。由于有若干个器件，所以一两个器件的失效并不影响测试。而宏观上每个单元尺寸很大，达到mm量级，很方便引线测试。而每个单元内器件是处于并联状态，所以不会增加测试电压，对测试系统没有分外的要求。最重要的一点就是通过外延法得到纳电子器件的本征性能。这样就排除了环境，人为等因素的影响，反映其真实的性能。
总之，本发明提出的各种方法，大大提高了测试的简易性，可行性，可靠性。对于系统研究纳电子器件的各项性质有很大的帮助。
图1向衬底材料上沉积底电极材料图2继续沉积介电材料，图3通过曝光，刻蚀，得到一系列小孔，图4向小孔内沉积纳电子器件功能材料图5化学机械抛光图6覆盖掩模板，沉积上电极材料，显现出整个器件结构
具体实施例方式
实施例一首先采用高真空电子束蒸发法沉积多层膜结构。W膜厚120nm，温度为室温，沉积速率为2A/s。SiO2层厚度300nm。然后再涂胶，经电子束曝光，显影，接着用离子束刻蚀，从而形成一系列小孔。孔径为80nm，间距为2um。小孔一定要刻蚀到W层，从而保证下一步沉积的材料能和W接触。下一步用磁控溅射向小孔内沉积可逆相变材料。然后用CMP抛光表面，可以过度抛光些，使表面不再被可逆相变材料覆盖。用掩模板覆盖，再用高真空电子束蒸发法沉积W，为了方便引线，W要沉积厚些，厚度为300nm。坚膜，使膜层间接触更牢靠些，然后引线封装。就可以测量了，对于相变材料，主要测试其I-V曲线，以及加不同电压和频率的脉冲后的电阻情况。
实施例二其基本步骤同实施例一，把电极材料换成Pt，相变材料换为铁电材料(如PZT)，测试其磁滞回线。
实施例三为了研究尺寸大小对性能的影响，在实施方法1中可以改变刻蚀的孔径大小，向大和小两个方向努力，孔径范围50-100nm。而我们的最终目标是用最小的尺寸得到最好的性能。因为尺寸越小，那么器件的集成度就越高，所需要的功耗也就越小。
实施例四为了和现在的半导体工艺相配合，可以改变上电极材料。在实施方法1中，在保证其性能的基础上，沉积上电极时可以考虑再沉积Al或Au等，这样更能满足生长的需要。
权利要求
1.一种纳电子器件性能测试用的器件结构，其特征在于结构中每个单元内器件是处于并联状态，每个器件依次由(1)衬底材料上沉积生长的底电极薄膜；(2)在薄膜上沉积的介电材料；(3)穿透介电材料层到达底电极薄膜层的纳米级多孔，并沉积有功能材料；(4)覆盖的掩膜板和沉积的上电极所构成。
2.按权利要求1所述的纳电子器件性能测试用的器件结构，其特征在于所述的在衬底材料上沉积的底电极薄膜厚度为100-200nm；所述的底电极为W。
3.按权利要求1所述的纳电子器件性能测试用的器件结构，其特征在于在薄膜上沉积的介电材料的厚度为200-300nm；所述的介电材料为SiO2、Si3N4或聚合物中一种。
4.按权利要求1所述的纳电子器件性能测试用的器件结构，其特征在于所述的穿透介电层到达底电极薄膜层的纳米级多孔的尺寸在50-200nm范围，间距为2-5μm。
5.按权利要求1所述的纳电子器件性能测试用的器件结构，其特征在于所沉积的上电极为W、Al或Au中一种；厚度为150-300nm。
6.制备权利要求1所述的纳电子器件性能测试用的器件结构，其特征在于具体制备步骤是(1)向衬底上沉积底电极薄膜材料；(2)在底电极薄膜上沉积介电材料；(3)曝光，刻蚀得到一系列小孔；小孔穿过介电材料而到达底电极薄膜；(4)向小孔内沉积纳电子器件功能材料；(5)化学机械抛光；(6)覆盖掩膜板，沉积上电极材料。
7.按权利要求1所述的纳电子器件性能测试用的器件的制备方法，其特征在于沉积上电极时，使用掩模板遮挡，改变掩模板的尺寸，得到不同尺寸的上电极，从而形成一个个单元结构，每个单元器含有若干个小尺寸器件。
8.按权利要求1所述的纳电子器件性能测试用的器件的应用，其特征在于改变掩模板的大小，得到不同尺寸的上电极再分别测试其性能，画出所测的性能随尺寸，也就是单元内所包含的器件个数的一次函数关系，通过外延法得到其截距，从而得到单个器件的性能，也就是器件的本征性能。
全文摘要
本发明涉及一种纳电子器件性能测试用的器件结构及制备方法。它是在硅衬底材料上先沉积底电极材料，然后沉积电介质材料，曝光，刻蚀成多孔状，孔径在50－200nm，间距2－5μm，接着向孔内沉积相变材料，化学机械抛光，覆盖掩膜板，沉积上电极。于是薄膜就被掩膜板分成很多小单元，而每个单元大小差不多，引线，简单封装，每个单元内的小器件处于并联状态，然后测试每个单元的性能。此外，可以通过改变掩模板的大小，把上电极做成各种尺寸，画出一次函数关系，通过外延法得出截距，从而得到纳米器件的本征性能。本发明解决了纳米器件测量引线难的问题。由于这些小器件是并联的，不会增加工作电压，准确的反映出器件本身的性能。
文档编号H01L21/66GK1588106SQ20041005356
公开日2005年3月2日 申请日期2004年8月6日 优先权日2004年8月6日
发明者宋志棠, 夏吉林, 陈宝明, 张挺, 封松林 申请人:中国科学院上海微系统与信息技术研究所