专利名称：谐振树驱动的时钟分配栅格的制作方法
技术领域：
本发明总体涉及在集成电路中的时钟分布，尤其涉及分配一个高+频率时钟，改进的功率效率和时滞(skew)及抖动性能的方法。
背景技术：
使用单个高频全局时钟同步大的数字芯片正变成一个非常困难的任务。随着电路尺寸和时钟频率持续增加，时滞及抖动及功耗正变成重要的设计考虑。
在时钟电路设计中时滞及抖动是传统的主要考虑，功耗很快获得了首位。对于集成电路的每个新一代，时钟容量和频率导致了动态功率耗散的增加。考虑一个72-W 600-MHz Alfa处理器在时钟电路中耗散了它多于一半的功率，这对于设计优化很明确是一个成熟区。
目前，对时钟分配的大部分工作以及集中于从事时滞及抖动的问题。对时钟布线，树和栅格有两种总体方法。可调谐树消耗较小的布线和较低的执行时间。然而，树必须仔细调谐并且这种调谐是负载的非常强的函数。这样，在时钟分配电路和下面的由时钟电路驱动的电路之间有相当大的相互作用。作为对比，栅格可以提供大容量并需要重要的使用配线源，但是通过将附近的点直接连接到栅格以提供相对负载独立。后一个特性已经证明无法抵制，大部分最近的高端微处理器中的全局时钟分配使用一些种类的全局时钟栅格。早期的栅格时钟分配由位于芯片中心的单个有效全局时钟驱动器驱动。
大部分现代时钟分配电路使用一个平衡H-树来建立和分配驱动栅格所需的增益。栅格驱动点在整个芯片中分布，而不是集中于一个点；这意味着相比于以不太是分布的方式驱动的栅格，栅格可以不太密集，导致较小的容量和较小地消耗配线源。栅格的分流有助于抵消树型分布不完整性带来的时滞及抖动，以及平衡不均匀的时钟负载。
为阻止时滞及抖动随着从时钟源的距离增加的积累，已经有几种方法来使用多芯片级时钟源。一个方法是创建一个分布锁相环(PLL)其中有一个单相频探测器，供给泵和低通滤波器，但是是多压控振荡器(VCO)。这些振荡器在芯片上分布来驱动一个单时钟栅格。栅格用于帮助补偿VCO之间的交互芯片失谐以及限制时滞及周期到周期的抖动。这种方法的主要问题是需要在芯片上分配一个“全局”模拟电压(VCO控制电压)，这对噪声非常敏感。
该方法的一个可选方法是在芯片上含有多个PLL，每个驱动时钟仅仅一小部分或集成电路的一小片。从振荡器的时钟执行时间降低，因为时钟分配是局部的并且对每个PLL的时钟负载较小。在这种设计中，每个PLL必须与其相邻的平均相位以确定锁定，并且必须引入非线性到相位探测器中以避免锁模条件。相位探测器之间的任何失谐增加了对分布的未补偿的时滞。
为控制时钟功率，使用的最普通技术是时钟门控，其中逻辑引入本地时钟分配中，当不使用时“关闭”设计部分的同步。这些技术总体上支持将更多的时钟负载交付给“本地”时钟同步，它可以被门控并广泛应用于低性能的设计中，其中功率非常受关注(例如用于移动电话的数字信号处理器，电池供电应用场合)。直到近来，时钟门控还没有作为一种高性能设计的技术而受欢迎，由于时钟门控逻辑潜在引入了时滞及抖动以及delta-I噪声(即，当开启和关闭大量的开关时钟容量时，在电源分布中引入的瞬态电流)。当时钟功率超过80W，甚至在这些高性能的芯片中也开始使用时钟门控了。
时钟门控的自然极限是接近更多的异步设计技术，其中仅仅存在数据时激活阻塞。全局异步，本地异步(GALS)设计保留了本地同步设计的范例。然而异步设计技术更难设计，实现更昂贵，对测试更有挑战性，更难校验和调试。很明显非常希望继续使用和改进全局同步设计。
已经认识到用于获得更低功率及更好相位稳定性(比基于延迟元件的振荡器)的LC型振荡器的优点了。自从时钟用于对电路供电以及这种谐振对能量恢复是基础的，绝热逻辑团体已经考虑谐振时钟产生的重要性。这些发生器总体上产生正弦或接近正弦时钟波形。为联系时钟发生器和分布，已经考虑了以传输线系统为形式的分布LC振荡器。在salphasic时钟分布中，在一个无终端传输线中建立了一个驻波(正弦的)。结果，沿着线的每一个接收器接收一个相同相位的正弦波(但是幅度不同)。不幸的是，芯片级传输线对于长的线长度趋向于非常大的损耗以及显示出低带宽。由于在前向和后向传播波之间幅度失谐，这产生了重要的相位误差。
已经提出的另一个方法使用一套耦合的传输线环作为LC储能电路，由一套交叉耦合的变换器泵浦分配分布时钟信号。沿环传播的时间决定了振荡频率，沿环不同的点具有不同的相位。然而，这种方法也含有许多严重困难。环必须精确“调谐”，甚至通过潜在地改变(集总的)负载电容以在传输线中产生不连续。基本上，决定了时钟频率的分布和谐振基本上联系起来，其中前者可以依赖于几何尺寸或其它与希望的谐振频率不一致的约束。
集成电路中对同步时钟分布的另一个方法公开于授予Warm的美国专利6057724。Warm专利公开了一个时钟分部电路，包括在集成电路中形成的一个并行板极微波传输带谐振器，作为一个谐振腔产生一个时钟信号工作。
尽管进行各种努力提供用于超大规模集成电路的时钟分布电路，仍然存在一种时钟分布电路的需要，它能够提供更低功耗而不牺牲并且优选改进时滞及抖动性能。
发明内容
本发明的一个目的是提供一个集成电路时钟分布拓扑，使大和超大规模集成电路中的高速时钟信号能够有效地分布；本发明的另一个目的是提供一个时钟分布信号，它比传统时钟分布信号在同样时钟速率工作时消耗更小的功率；
本发明的另一个目的是提供一个时钟分布信号，它比传统时钟分布信号在同样时钟速率工作时消耗更小的功率，而保持或改进时滞及抖动性能；本发明的另一个目的是提供一个时钟分布信号，其中时钟分布电路在时钟的工作频率给出了一个谐振电路。
根据本发明，提供了一个用于分配集成电路中一个时钟信号的集成电路(IC)，IC组件和电路，包括一个电容性时钟分布电路，在此含有至少一个导体和在集成电路一个金属层中形成的至少一个电感。电感耦合进导体中并含有选择的与电容性时钟分配电路谐振的电感值。
优选地，电感取若干个电感的形式，例如螺旋电感，遍及集成电路分布。
时钟分布电路可以包括一个时钟栅格电路，耦合到一个或更多H-树驱动电路上。在较大的集成电路中，可以使用一种分层的结构，其中集成电路被分割成多个区段，每个区段由一个H-树驱动，基于区段的H-树由至少一个进一步的H-树分部电路驱动。
根据本发明的另一个实施例中，一个时钟分布电路包括一个时钟驱动器电路，它耦合到一个时钟分布电路中。时钟分布电路给出一个时钟电路电容给时钟驱动器电路。许多个电感耦合到时钟栅格电路。电感关于时钟栅格电路是空间分布并给出一个总电感值，它基本上在时钟驱动器电路工作频率上与时钟电路电容谐振。
时钟分部电路可以包括一个时钟栅格，耦合一个或多个树分布电路。时钟驱动器电路可以包括一个主振荡器，提供一个或更多遍及集成电路的缓冲放大器。作为选择，时钟驱动器电路可以由许多个耦合时钟栅格电路的同步锁相环电路形成。
为了优化谐振时钟电路的Q值，时钟分布电路的电容可以通过包括一个或更多电容器来调谐，电容器可以被选择地转换进或转换出时钟分布电路以优化电路谐振。
参考附图，将从下面本发明的一个优选实施例详细描述前述及其它目标，方面和优点，其中图1A是根据本发明的一个谐振时钟分布电路的图示图；图1B是图1A的谐振时钟分布电路的一个区段的详细图；图2是表示时钟栅格线的指状和屏蔽的透视图，在时钟电路中保持了低杂散电感；图3是表示本发明谐振时钟分布电路的一个简化的集总元素等效电路示意图；图4示出了本发明的一个优选实施例的实例，其中功率栅格线在螺旋电感附近不连续；图5A-C示出了多相位时钟的实施例的实例，在一个谐振时钟网络中一个电感由两个相位所共有；图6A-B示出了由分布于一个树驱动栅格结构上的多相位驱动器产生的时钟相位实例。
具体实施例方式
本发明提供了一个电路拓扑和设计方法，用于在一个集成电路中分配一个时钟信号。本发明提供了一个时钟分布信号，基本上在时钟频率上谐振，使得改进功率效率且将时滞及抖动减小到最小。
图1A表示通过一个集成电路的多个金属化层观察的本谐振时钟分布电路一个实施例的顶平面图的实物电路图。图1B的电路表示图1A电路的单个区段101。图1B的电路可以代表一个含有约2,500μM×2,500μM区域的区段。一个典型的微处理器时钟分布可以包括几十打这样的时钟分布区段，它们互相耦合在一起以提供一个全局时钟分布电路。图1A的电路表示图1B的电路以一个集成电路的四个相邻区段来实现，四个区段101由进一步的时钟分布电路驱动，例如一个H-树102，以从一个主时钟103发送时钟信号给单个区段驱动器电路。将会评价当图1A表示了相邻区段的一个示例的互连，该图仍然仅代表整个集成电路的一小部分。依赖于集成电路的尺寸，在主时钟103和单个区段101之间可以提供时钟分布的额外分级水平。
参考图1B，每个区段101的电路包括一个时钟驱动器电路105，它在中心驱动点110处耦合到一个传统的H-树115。H-树115通过连接通孔130以技术上熟知的方式耦合到一个时钟栅格125上。H-树115和时钟栅格125连同电路一起耦合到时钟栅格125，表现出一个对时钟驱动器电路105的电容负载，在此指时钟电路电容(Cclock)。时钟驱动器电路105将可以总体上取本地振荡器的形式，与一个主时钟同步。本发明使用至少一个电感，且更优地数个螺旋电感120，耦合到时钟栅格125并与时钟电路电容谐振工作，这样与时钟栅格125形成一个谐振电路。图1A和1B中描绘的实施例中，螺旋电感120一端直接耦合时钟栅格125，其它端通过一个大去耦电容耦合到电源和接地电势，未示出。以这种方式使用电感120的AC耦合建立了一个关于时钟栅格振荡的中间DC电压。这种中间DC电压可以在伪微分交换电路中用作参考电压。去耦电容可以作为薄氧化物电容器形成，位于集成电路有源器件层中的每个螺旋电感120的下面。
时钟树115典型地形成在集成电路的两层金属层顶(例如M6和M5层)，而时钟栅格125形成在集成电路的三层金属层顶(例如M6，M5，M4层)。时钟栅格125使用1.5μm宽的线段以规则网格形成，以0.5μm的指形分开。如图2所表示的，对时钟树115和时钟栅格125的每个时钟线优选分成指状段205并使用两边的接地段210屏蔽，在时钟分布线段之间控制传输线特性。时钟树115使用10μm宽的线段形成，分开间隔0.5μm。在另一个更高频的实施例中，时钟树115使用3μm宽的铜树导线形成，间隔0.84μm。为了简洁，已经在图1中省略掉了一般形成在M4，MS和M6层上的功率分布栅格。
螺旋电感120制作在两个金属层顶部，以一种螺旋长度，间隔和线宽形成，以呈现一个电感值，将基本上与时钟树115和时钟栅格125在希望的频率下给出的电容谐振。
时钟栅格125总体上呈现电容性负载，其中杂散电感很低。通过机械模拟，与螺旋电感120谐振工作的电容性时钟栅格125可以视为一个刚性块，由许多弹簧支撑并作为一个单元振荡。这样在谐振时，整个时钟栅格125同相振荡。
对比于在分布电路中使用驻波的时钟分布方法，由于螺旋电感和栅格电路的低电感，该电路显示了栅格的一个本征模，其中它作为一个连接的单元在时钟频率(fclock)严格地振荡。通过采取步骤确保栅格显示低电感，例如通过将时钟分布和栅格导体指状化，总体上与分布电路联系的不需要的谐振被推到高频，使得它们不与在fclock下的设计谐振相干扰。
应当理解在本时钟分布电路中，螺旋电感存在的环境与它们在总体上使用这些元件的典型射频(RF)应用中存在的环境非常不同。特别，电感120埋置在数字集成电路的富金属环境中。这样，由于邻近导线导致的涡电流损耗应该考虑并降到最低。这种涡电流损耗将导致结果的谐振时钟电路的Q值退化，并且电源接地分布或邻近信号线中导致电感噪声。由于螺旋电感总体上比功率栅格大的多，大部分电势危害耦合将耦合到下面的功率栅格。为减小下面功率栅格的涡电流形成，栅格中的通孔可以引下线并在导线中制作小剪切。该技术一般对RF电路设计领域的技术人员是熟知的，因为它与用于RF电路中螺旋电感的接地平面层叠是类似的。
图3是表示本发明谐振时钟分布电路对一个集成电路区段的一个简化等效电路示意图，如图1B中所示。时钟驱动器105表示为信号源300和串连电阻Rdriver305。对该区段的时钟电容，包括时钟栅格125，时钟树115和此外耦合的电路，由一系列Rcap310和Cclock315的RC电路表示。螺旋电感120由一系列电感L320和电阻器R325的RL电路表示。将螺旋电感耦合到地的去耦电容器由电容器Cdecap330表示。
选择去耦电容器Cdecap330具有足够大的值使得与电感320形成的谐振频率比时钟栅格和时钟树所希望的谐振频率低的多。因此，Cdecap330的值总体上将基本上比Cclock315要大。例如，期望设置Cdecap330的值大约比Cclock315大10倍以提供足够大的结果。当获得这种结果时，时钟分布电路的驱动点导纳基本上由时钟电容和电感320的电感决定。这表达为Ydriveer＝jω(Cclock-1/(Lω2))电感320的电感值的选择使得Cclock的容抗由电感320的感抗谐振。当电路在每个时钟周期中，基本上在时钟频率处谐振而不是使时钟能量作为热耗散掉，时钟的一重要能量部分从电转化成磁能量以及转化回去。这基本上是无耗散功率转化过程，降低了时钟分布的功耗从而增加效率。改进的效率还意味着器件需要耗散更小的热量，这可以对得到的集成电路减小热沉及通风需要。
在图3的等效电路中，螺旋电感120由单个电感L320表示，使用大量的电感120遍及栅格分布来分布总的电感是有利的，如图1A和1B所示。将会评价螺旋电感120作为一个并行电路互相耦合。这样，对于分布在一个时钟栅格125上的一个1GHz的时钟，一个区段含有一个100pf的电容，需要大约250pH的电感来形成一个谐振电路。该250pH的电感可以通过使用四(4)1nH螺旋电感遍及栅格分布而获得，如图1B所示。一个1nH螺旋电感可以使用3圈5μm宽的线段以面积约100μm平方(即100μm×100μm)形成。遍及时钟栅格分布电感适合降低通过每个电感的峰值电流密度以及平衡遍及时钟栅格125的电流分布。
与其它总体上已知的谐振电路一样，本发明的时钟电路谐振的Q值影响结果的质量。当Q较高时，既然在时钟基频下需要克服较小的损耗，时钟驱动器电路可以较弱。这对于一个较弱的驱动器消耗较小功率以及显示较小的时滞及抖动来说是希望的。然而，使用弱驱动器趋向导致更为正弦的时钟信号。当Q较小时，驱动器必须足够大以克服时钟电路的损耗。更多的功率在分布中耗散，不但因为在基频提供更多的能量以克服损耗，而且因为有损耗的高频元件也在时钟网络中由驱动器驱动。这样，效率就降低了。
典型地，在这里描述的实施例中获得的Q因子在3-5的量级。期望更高的Q值可以进一步改善节省功率以及时滞和抖动。当得到了更高的Q值，期望调谐电路变得更重要。本时钟分布可以通过包括一个或更多MOS电容器调谐，它们能够选择耦合到时钟栅格或分布电路中，例如通过MOS开关。
在传统时钟分布电路网络中发生时滞及抖动，由于在时钟执行时间中空间和时间的分别变化。对时滞及抖动的一个重要组成部分是在缓冲(或增益)阶段，需要驱动时钟网络大电容负载的执行时间中的变化。交叉小片可变性，有时指交叉芯片线宽变化，或者ACLV，是时滞和电源噪声重要的源，当通过缓冲器耦合时，是抖动的重要源泉。本发明的谐振时钟分布电路能够大大减小该元件的时钟执行时间，通过减小时钟驱动器的尺寸，导致了改进的时滞和抖动特性。
在图1A和1B中所示的实施例中，分层H树分布方案用于遍及一个集成电路分配一个主时钟信号到集成电路中许多个单个区段的分布驱动器。将要评价各种其它时钟分布方案可以用于驱动谐振时钟电路。例如，多锁相环电路可以遍及时钟栅格分布，由PLL驱动栅格并在该处锁定。在该情况下，其中的一个PLL电路定位给一个外部时钟，剩下的PLL于这个主PLL同步。在这种形式的时钟分布中，锁模，即其中系统由于PLL之间具有非零相对相位差而稳定，需要避免它。如果发生锁模，将会流动相当大的短路电流。
图4示出了本发明一个优选实施例的一个实例，其中功率栅格400线在螺旋电感402邻近不连续，以尽量减小否则会发生的互感。(应当注意到在图4中，栅格400代表功率栅格，而不是时钟分布栅格。)功率栅格400可以代表例如交替功率和接地线，一个单一功率水平(例如GND或Vdd)或者每个线代表多个不同的功率线的一个组合的功率栅格，假设在电感402邻近的功率线同样地不连续。因此优选地，功率栅格不连续在螺旋电感402的邻近的垂直和水平功率栅格线中形成一个指状的帽404图形，以最小化本地功率栅格导线环而不中断本地功率分布。因此，尽管在该区的栅格导线是不连续的，栅格400保持足够完整以局部地供应功率，包括给电感下面的器件/电路。然而，导线帽阻止了电流环，否则在一个典型的连续功率栅格中发生。这样，避免了否则在功率栅格中对正常感生的电流的性能损耗。既然功率栅格400仍然覆盖芯片的所有部分，甚至电感402下面的区域也可以被其它电路使用或用于去耦电容器。因此，由电感402占有的区域并没有严重地影响/增加芯片尺寸，否则它将影响。
进一步，当电感和电容可以在芯片内以保存芯片配线源或芯片面积，可以希望实现电感或电容离开芯片到紧密地连接到芯片上的一个封装或内插器中(未示出)。可能提供的离开芯片定位电容和/或电感是可以获得的足够互连，以足够低的寄生电阻，电容和电感获得希望的振荡器特性。该区段缓冲器或时钟树还可以移动到其它芯片上，只要芯片到芯片互连可以接受的话。
另外，一个优选实施例的时钟分布在一个谐振时钟分布中提供了一个粗调谐性能，可以调谐用于希望的频率范围最优化性能。在范围1.5-4的谐振品质因子用于调谐以实现降低功率，抖动和时滞是可以接受的，这在甚至低品质因子下能够获得。既然品质因子相对较低，时钟分布在宽频率范围内工作的很好。对品质因子2.5，在时钟频率中遍及因子为2的范围已经显示了模拟的功率节省。因此不必精确地调谐LC振荡器频率。
然而，如果芯片的所有部分以同一频率谐振的话，性能和时滞仍然可以进一步改进，可以以许多途径实现。例如，通过缩小电感面积即每圈的长度，来调整螺旋电感的圈数来改变电感。作为选择，去耦电容器电容可以调谐(增量式增加/减小)以改变谐振频率。并且，额外的栅格导线或门电容可以连接到时钟栅格以增加有效Cload，与一个特殊的电感谐振，这样降低了谐振频率。
图5A-C示出了根据本发明，多相位时钟的实施例500，502，504的实例，在一个谐振时钟网络中单个电感506由两个相位508，510所共有。一个时钟驱动器512，514驱动每个相位508，510。在该实例中，每个相位508，510提供负载516，518的一半，并且谐振频率由L(Cload1+Cload2)决定。应该注意到该多相位实例在单一电感506的一端不需要一个Vdd/2偏压电源或去耦电容以产生该Vdd/2电压。类似地，在图5B的实例中交叉耦合转换器520，522确保时钟相位508，510不同相180°，即反相。进一步，一个输入相位524或526以及一个相应的时钟驱动器512或514如图5C所示的实施例一样可以省略，而保留这2个时钟的相位关系，由此简化时钟分布，因为在该实例中仅仅需要提供单个全局时钟524给每一个这样的多相位驱动器504。应该注意到没有电感506，时钟输出相位508，510将不会180°不同相位。是电感506保持了该相位关系将近180°不同相位以及接近谐振。
图6A-B示出了分别由分布于一个树驱动栅格结构上的多相位驱动器604，606产生的时钟相位实例600，602。双时钟驱动器电路604(可以为图5A-B中500，502的一个)的相位可以分配给相位栅格608，610，如图6A所示，以及由时钟驱动器电路606(可以为图5C中的504)的相位可以分布为如图6B所示的实例。在这些实例中，两个完全的树驱动栅格608，610以一个小的位移重叠以避免短路。电感612是时钟相位栅格608，610之间唯一的直接连接，它们电学上分开并可以物理上分开，例如每个位于电感612的上端和下端的一组配线平面。进一步，在单一全局输入实例602中，尽管不再需要每个驱动器以及相应的树导线，从省略的驱动器中的部分该树结构，对于电感连接在两个栅格上仍然允许对称的定位。
在正常的工作条件下，电路趋向于在时钟频率下工作，在该频率下电路谐振。然而，技术上已经熟知集成电路的某些操作，例如在制造测试或调试操作中，在低于正常时钟频率的时钟频率下发生。将会理解本时钟分布电路不阻止这样的降低的频率操作。
尽管已经根据优选的实施例描述了本发明，本领域的技术人员将会意识到本发明可以在附件权利要求的精神和范围内修改实行。
权利要求
1.一种集成电路(IC)，包括一个时钟分布栅格，将时钟分配到本地电路，所述分布栅格含有已知的负载电容；一个时钟驱动器，驱动所述时钟分布栅格；至少一个一端连接到所述分布栅格的电感，所述时钟具有在本地栅格电容和所述至少一个连接电感的谐振频率范围内的一个频率；以及一个功率栅格，功率栅格线在每个所述至少一个电感的邻近不连续，由此功率栅格线环在每个所述至少一个电感的邻近是开的。
2.如权利要求1的IC，其中所述至少一个电感的另一端连接一去耦电容(decap)。
3.如权利要求2的IC，其中一个电压在每个所述去耦电容(decap)上形成，所述电压在所述时钟高电平和低电平中间。
4.如权利要求3的IC，其中所述去耦电容(decap)是一对去耦电容(decap)，所述对的第一个连接第一供电线和所述电感的另一端之间，所述对的另一个连接另一端和第二供电线之间。
5.如权利要求4的IC，其中所述第二供电线是一个接地线。
6.如权利要求1的IC，其中所述功率栅格线包括中止于端点的供电和供电返回线。
7.如权利要求1的IC，其中所述至少一个电感是位于围绕所述时钟驱动器的四个象限的四个电感。
8.一种集成电路(IC)，包括一个时钟分布栅格，将时钟分配到本地电路，所述分布栅格含有已知的负载电容；一个时钟驱动器，驱动所述时钟分布栅格中的第一时钟相位；至少一个一端连接到所述第一时钟相位的电感，所述时钟含有在本地栅格电容以及所述至少一个连接电感的谐振频率范围内的一个频率；一个第二时钟相位，所述至少一个电感在另一端连接到所述第二相位，所述本地栅格电容包括来自所述第一时钟相位和第二时钟相位的本地配线电容。
9.如权利要求8的IC，进一步包括一对交叉耦合的反相器，连接在所述第一时钟相位和第二时钟相位之间。
10.如权利要求8的IC，进一步包括第二时钟驱动器，驱动所述第二时钟相位。
11.如权利要求8的IC，其中所述少一个电感是位于围绕所述时钟驱动器的四个象限的四个电感。
12.一种集成电路(IC)组件，由一个全局时钟进行时钟控制，所述全局时钟分配给多个区段，每个区段包括一个时钟分布栅格，将一个区段时钟分配到本地电路，所述分布栅格含有已知的负载电容；一个时钟驱动器，驱动所述时钟分布栅格；至少一个一端连接到所述分布栅格的电感，所述时钟具有在本地栅格电容和所述至少一个连接电感的谐振频率范围内的一个频率；以及一个功率栅格，功率栅格线在每个所述至少一个电感的邻近不连续，由此功率栅格线环在每个所述至少一个电感的邻近是开的。
13.如权利要求12的IC，其中所述至少一个电感的另一端连接一个去耦电容(decap)。
14.如权利要求13的IC，其中一个电压在每个所述去耦电容(decap)上形成，所述电压在所述时钟高电平和低电平中间。
15.如权利要求14的IC，其中所述去耦电容(decap)是一对去耦电容(decap)，所述对的第一个连接第一供电线和所述电感的另一端之间，所述对的另一个连接另一端和第二供电线之间。
16.如权利要求15的IC，其中所述第二供电线是一个接地线。
17.如权利要求12的IC，其中所述时钟驱动器驱动第一时钟相位，所述至少一个电感连接到所述第一时钟相位，所述IC进一步包括第二时钟相位，所述至少一个电感在另一端连接到所述第二相位，所述本地栅格电容包括来自所述第一时钟相位和第二时钟相位的本地配线电容。
18.如权利要求17的IC，进一步包括一对交叉耦合的反相器，连接在所述第一时钟相位和第二时钟相位之间。
19.如权利要求17的IC，进一步包括第二时钟驱动器，驱动所述第二时钟相位。
20.如权利要求12的IC，其中所述少一个电感是位于围绕所述时钟驱动器的四个象限的四个电感。
21.一种集成电路(IC)组件，由一个全局时钟进行时钟控制，所述全局时钟分配给多个区段，每个区段包括一个时钟分布栅格，将时钟相位分配到本地电路，所述分布栅格具有对每个所述相位已知的负载电容；一个时钟驱动器，驱动所述相位的第一相位；以及至少一个一端连接到所述第一相位，另一端连接到所述第二相位的电感，所述时钟具有用于所述第一相位和所述第二相位两个的负载电容和所述至少一个的谐振频率的频率范围内的一个频率。
22.如权利要求21的IC，进一步包括一个功率栅格，功率栅格线在每个所述至少一个电感邻近不连续。
23.如权利要求21的IC，其中所述功率栅格线包括中止于端点的供电和供电返回线，由此功率栅格线环在每个所述至少一个电感的邻近是开的。
24.如权利要求21的IC，进一步包括一对交叉耦合的反相器，连接在所述第一时钟相位和第二时钟相位之间。
25.如权利要求24的IC，进一步包括第二时钟驱动器，驱动所述第二时钟相位。
26.如权利要求21的IC，其中所述少一个电感是位于围绕所述时钟驱动器的四个象限的四个电感。
27.如权利要求21的IC，其中所述时钟栅格是在第一IC芯片上，所述至少一个电感之一在连接到所述第一芯片的内插器上。
全文摘要
一种用于分配集成电路中一个时钟信号的集成电路(IC)、IC组件和电路，包括一个电容性时钟分布电路，在此含有至少一个导体。至少一个电感在集成电路一个金属层中形成并耦合到时钟分布电路。该电感一般以许多个螺旋电感遍及集成电路的形式分布，提供了选择的与电容性时钟分布电路在谐振处谐振的电感值，降低了功率耗散而可以改进时滞和抖动性能。
文档编号H01L21/82GK1621995SQ200410092679
公开日2005年6月1日 申请日期2004年11月16日 优先权日2003年11月24日
发明者菲利普·J.·雷斯特尔 申请人:国际商业机器公司