专利名称：集成电路技术中极均匀的硅化物的制作方法
技术领域：
本发明一般涉及半导体技术，尤其涉及半导体装置中的硅化(siliciding)。
背景技术：
现今，电子产品几乎已使用于生活的每一方面，而集成电路是这些电子产品的核心。集成电路用于从飞机及电视至手表等一切事物中。
集成电路由非常复杂的系统制作于硅晶片内及表面，所述系统需要协调数以百计或甚至数以千计的精确控制过程以产生完成的半导体晶片。每一个完成的半导体晶片具有数百个至数万个集成电路，且每一晶片都价值数百或数千美元。
集成电路由数百个至数百万个独立组件组成。一种普遍的组件为半导体晶体管。当今所使用的最普遍也最重要的半导体技术为硅基(silicon-based)技术，且最优选的硅基半导体装置是互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管。
CMOS晶体管的主要元件一般由硅衬底构成，该硅衬底具有隔离晶体管区域的浅沟氧化物隔离区域。晶体管区域在硅衬底之上包含多晶硅栅极，该多晶硅栅极在氧化硅(silicon oxide)栅极或栅氧化物上。将多晶硅栅极两侧的硅衬底轻微掺杂，以成为导电性的。硅衬底的轻微掺杂区域称之为“浅源极/漏极结(shallow source/drain junctions)”，其通过多晶硅栅极下的沟道区域分隔。弯曲的氧化硅或氮化硅(silicon nitride)间隔层称为“侧壁间隔层”，其位于多晶硅栅极的侧边，允许额外掺杂的沉积以形成浅源极/漏极结的重掺杂区域，该区域称为“深源极/漏极结”。浅源极/漏极结及深源极/漏极结统称为“S/D结”。
欲完成晶体管，则沉积氧化硅介电层以覆盖住多晶硅栅极、弯曲的间隔层及硅衬底。为了提供晶体管的电性连接，在氧化硅介电层内蚀刻开口至多晶硅栅极以及源极/漏极结，开口填充有金属以形成电性接触。而欲完成集成电路，则将接触连接至另外层级的线路(additionallevel of wiring)，该另外层级的线路位于另外层级的介电材料内至介电材料外部。
在运作中，传至栅极接触再传至多晶硅栅极的输入信号控制着从一个源极/漏极接触通过一个源极/漏极结再通过沟道至另一个源极/漏极结及另一个源极/漏极接触的电流流动。
晶体管是通过在半导体晶片的硅衬底上热成长栅氧化物层并在该栅氧化物层上形成多晶硅层而制造。将氧化物层及多晶硅层图案化及蚀刻，以分别形成栅氧化物及多晶硅栅极。依次使用栅氧化物及多晶硅栅极作为掩模，通过离子注入硼或磷杂质原子到硅衬底的表面中以形成浅源极/漏极区域。在离子注入后，进行高于700℃的高温退火，使注入的杂质原子活化(activate)以形成浅源极/漏极结。
将氮化硅层沉积及蚀刻，以在栅氧化物及多晶硅栅极的侧表面周围形成侧壁间隔层。将侧壁间隔层、栅氧化物及多晶硅栅极作为传统源极/漏极区域的掩模，离子注入硼或磷杂质原子到硅衬底的表面中并进入且通过浅源极/漏极结。在离子注入后，再次进行高于700℃的高温退火，使注入的杂质原子活化而形成S/D结。
当晶体管形成后，将氧化硅介电层沉积于晶体管上方，并将接触开口向下蚀刻至源极/漏极结以及多晶硅栅极。接着以导电金属填充接触开口，并通过在其它介电层中形成导线而将接触开口互连。
随着晶体管尺寸缩小，发现金属接触与硅衬底或多晶硅之间的电阻已增大至会对晶体管性能产生负面影响的程度。为了降低该电阻，在金属接触与硅衬底或多晶硅之间形成过渡材料(transition material)。发现该过渡材料最佳为硅化钴(CoSi2)及硅化钛(TiSi2)。
形成硅化物是通过先将钴或钛薄层施加在位于源极/漏极结及多晶硅栅极上面的硅衬底上。半导体晶片在高于800℃的温度下经过一次或一次以上的退火步骤，这致使钴或钛选择性地与硅及多晶硅反应以形成金属硅化物。该过程一般称为“硅化”。由于浅沟槽氧化物及侧壁间隔层并不会反应形成硅化物，所以硅化物对准在源极/漏极结及多晶硅栅极上方，因此该过程又称为“自对准硅化(self-aligned siliciding)”或者“自对准硅化(saliciding)”。
然而，现行的硅化及自对准硅化并没有解决关于连接金属接触至硅的全部问题。
这些问题包括但不限于金属接触与硅化物之间的高电阻。
解决这些问题的办法探索已久，然而先前的发展并未给出或提示任何解决方法，因此，本领域的技术人员长久以来并不知道如何解决这些问题。
发明内容
本发明提供一种集成电路结构及其形成方法。栅极电介质形成在半导体衬底上，而栅极形成在半导体衬底上的栅极电介质上方。源极/漏极结形成在半导体衬底中。极均匀的硅化物(ultra-uniform silicide)形成在源极/漏极结上，而介电层沉积在半导体衬底上。然后接触形成在介电层中且与极均匀的硅化物接触。此方法显著地提高强韧性(robustness)并降低接触与硅之间的电阻，大大地改善集成电路的性能。
本发明的某些实施例具有除上述优点之外的或可替代上述优点的其它优点。通过阅读以下详细说明并参考附图，这些优点对本领域的技术人员将是显而易见的。
图1是依据本发明在中间制造阶段的晶体管的示意图；图2是其上沉积有衬里层(liner layer)的图1结构；图3是在离子注入以形成浅源极/漏极结期间的图2结构；图4是在形成侧壁间隔层后的图3结构；图5是在离子注入以形成深源极/漏极结期间的图4结构；图6是在硅化物形成期间的图5结构；图7是在硅化物、侧壁间隔层及浅沟隔离上沉积介电层后的图6结构；图8是在形成金属接触后的图7结构；以及图9是依据本发明制备硅化物的方法的简化流程图。
具体实施例方式
在以下说明中给出了许多特定的细节以提供对本发明的全面了解。然而，对本领域的技术人员显而易见的是，不用这些特定的细节，本发明仍可实施。为了避免模糊本发明，一些熟知的结构及过程步骤并未详细揭示。此外，显示装置实施例的附图是半示意性质的且没有以实际比例绘制，尤其是，某些尺寸是为了显示的清楚并可能在附图中有所夸大。在所有的附图中，相同数字代表相同组件。
在此所使用的词汇“水平”定义为与衬底或晶片平行的平面，而词汇“垂直”是指与前述所定义的水平呈垂直的方向。诸如“在...上”、“在...之上”、“在...下”、“底部”、“顶部”、“侧”(如在“侧壁”中)、“较高”、“较低”、“在...上面”及“在...下面”的词汇是相对于水平面而定义的。
参照图1，其显示依据本发明在中间制造阶段的集成电路100。
为形成该中间阶段，将诸如氧化硅的栅极介电层沉积在由诸如硅的材料所制成的半导体衬底102上，并将诸如多晶硅的导电栅极层沉积在该栅极介电层上。这些层膜经过图案化与蚀刻以形成栅极电介质104及栅极106。半导体衬底102更进一步经图案化、蚀刻并用氧化硅材料填充以形成浅沟隔离(shallow trench isolation，STI)108。
参照图2，其显示其上沉积有衬里层202的图1结构。衬里层202一般由氧化硅制成，覆盖了半导体衬底102、栅极电介质104，栅极106及STI 108。衬里层202可由蚀刻终止材料或注入保护材料(implant-protection material)制成。
参照图3，其显示在离子注入302以形成浅源极/漏极结304及306期间的图2结构。
栅极106及栅极电介质104作为形成浅源极/漏极结304及306的掩模，其中，浅源极/漏极结304及306的形成是通过离子注入302硼(B)或磷(P)杂质原子到半导体衬底102的表面中。在离子注入302后，进行700℃以上的高温退火将注入的杂质原子活化，以形成浅源极/漏极结304及306。
参照图4，其显示在形成侧壁间隔层402后的图3结构。
将用以保护免受注入损伤的衬里层202去除，并将一般由氮化硅所制成的侧壁间隔层经沉积及蚀刻以形成侧壁间隔层402的弯曲形状。
参照图5，其显示在离子注入502以形成深源极/漏极结504及506期间的图4结构。
侧壁间隔层402、栅极106及STI 108作为形成深源极/漏极结504及506的掩模，其中，深源极/漏极结504及506的形成是通过离子注入502硼或磷杂质原子到半导体衬底102的表面中并分别进入且穿过浅源极/漏极结304及306。在离子注入502后再次进行700℃以上的高温退火将已注入的杂质原子活化，以形成深源极/漏极结504及506。
参照图6，其显示根据本发明用于形成极均匀的硅化物604、606及608的沉积过程602。极均匀的硅化物604及608分别以深源极/漏极结504及506上的半导体衬底102的硅表面形成，而极均匀的硅化物606则是以栅极106的多晶硅表面形成。
形成硅化物有三种技术。在第一种技术中，沉积过程602将纯金属沉积在露出的硅区域上(包括单晶硅及多晶硅)。之后，金属与硅反应形成所知的第一阶段的、富含金属的硅化物(first phase，metal-richsilicide)。接着去除未反应的金属，然后先存在的第一阶段产物再次与下方的硅反应形成第二阶段的、富含硅的硅化物(second phase，silicon-rich silicide)。在第二种技术中，沉积过程602涉及将金属及硅共蒸发(co-evaporation)到暴露的硅上。金属及硅都是通过例如电子束来蒸发的。然后将蒸气导入至晶片上并越过硅。在第三种技术中，沉积过程602涉及将金属及硅共溅射(co-sputtering)至硅表面上。共溅射需要从合成靶或分离靶实际移动金属及硅材料，然后将合成材料引导至晶片上。
对于具有浅源极/漏极结的当今半导体装置而言，例如，结深度为1000埃()的量级，传统的自对准硅化过程存在问题。特别地，在这种自对准硅化过程的期间，会消耗掉一些存在的源极/漏极区域。
当使用钴作为难熔金属时，在钴转变成金属硅化物的过程中，钴大约消耗其两倍厚度的硅，例如，100的钴层消耗大约103的硅。这种消耗减少了存在于源极/漏极结内的掺杂剂，并可能对源极/漏极结的电性能特性产生不利的影响，最终降低集成电路的性能。
当难熔金属是钛时，硅化钛形成在金属接触之间，因为侧壁间隔层随着集成电路变小而变小，从而允许电容性耦合或完全导电的路径位于多晶硅栅极及源极/漏极结之间，类似地也降低了集成电路的性能。
尽管本发明可使用各种不同的难熔金属硅化物，但是已发现硅化镍(nickel silicide)具有许多所期望的特性。但是，在使用硅化镍的过程中，发现难以形成强韧的镍。人们认为厚度大约为100且具有粗糙表面的厚硅化物可最好地保护硅衬底，并提供较好的附着能力(adhesion)。
经许多研究后，发现与传统认识相反，极均匀的硅化镍将形成非常强韧的硅化镍。根据定义，极均匀的硅化物是指厚度变化不超过总厚度的大约3％的硅化物层。
形成极均匀镍极均匀硅化物604、606及608的一个例子发现是通过非常低功率的气相沉积过程将镍沉积在露出的硅区域上，其中该非常低功率是指功率标准低于500瓦的直流电，优选在大约400及300瓦之间的直流电。
此外，还发现必须使用特别低速的金属沉积，该特别低速限定为每秒低于7.0，优选在每秒大约6.8及6.0之间。
另外，还发现必须在这些功率标准及沉积速率下沉积镍至不超过50厚的极薄厚度，以提供极均匀且极薄的硅化物。然后镍通过退火过程转变为硅化镍，诸如大约700℃的高温退火。
上述方式极大地改善了强韧性并降低了接触与硅或多晶硅之间的电阻，从而极大地提高了集成电路的性能。
参考图7，其显示在极均匀的硅化物604、606及608，侧壁间隔层402以及STI 108上沉积介电层702后的图6结构。
在不同的实施例中，介电层702由中等介电常数的介电材料所制成，诸如介电常数从4.2至3.9的氧化硅(SiOx)、原硅酸乙酯(tetraethylorthosilicate，TEOS)、硼磷硅酸盐玻璃(borophosphosilicateglass，BPSG)等，或者由低介电常数的介电材料所制成，诸如介电常数低于3.9至2.5的氟化原硅酸乙酯(fluorinated tetraethylorthosilicate，FTEOS)、倍半硅氧烷氢化物(hydrogen silsesquioxane，HSQ)、双苯并环丁烯(bis-benzocyclobutene，BCB)、原硅酸甲酯(tetramethylorthosilicate，TMOS)、八甲基环四硅氧烷(octamethylcyclotetrasiloxane，OMCTS)、六甲基二硅氧烷(hexamethyldisiloxane，HMDS)、三甲基硅borxle(trimethylsilil borxle，SOB)、二乙酰氧基二第三丁氧硅氧烷(diaceloxyditerliarybutosiloxane，DADBS)、三甲基硅磷酸盐(trimethylsilil phosphate，SOP)等。介电常数低于2.5且可获得的极低介电常数介电材料包括商业上可获得的特氟隆-AF(Teflon-AF)、特氟隆微乳胶(Teflon microemulsion)、聚酰亚胺纳米泡沫(polyimide nanofoams)、二氧化硅气凝胶(silica aerogels)、二氧化硅干凝胶(silica xerogels)以及介孔性二氧化硅(mesoporous silica)。终止层及覆盖层(当使用时)由诸如氮化硅(SixNx)或氮氧化硅(SiON)的材料所制成。
参考图8，其显示在形成金属接触802、804及806后的图7结构。
金属接触802、804及806分别电性连接至极均匀的硅化物604、606及608，以及分别连接至深源极/漏极结504、栅极106及深源极/漏极结506。
在不同的实施例中，金属接触802、804及806是由金属诸如钽(Ta)、钛(Ti)、钨(W)、其合金、或其化合物所构成。在其它实施例中，金属接触802、804及806是由金属诸如铜(Cu)、金(Au)、银(Ag)、其合金、或其化合物所构成，其中一种或一种以上的前述元素周围有扩散阻挡层。
参考图9，其显示依据本发明制造极均匀硅化物604、606及608的方法900的简化流程图。方法900包括于步骤902提供半导体衬底；于步骤904在该半导体衬底上形成栅极电介质；于步骤906在该栅极电介质上形成栅极；于步骤908在该半导体衬底中形成源极/漏极结；于步骤910在该源极/漏极结以及该栅极上形成极均匀的硅化物；于步骤912在该半导体衬底上沉积介电层；以及于步骤914在该介电层中形成至极均匀硅化物的接触。
虽然以上所述为本发明的最佳实施方式，但是应了解，由前述说明，许多替代、修改及变更对于本领域的技术人员而言将是显而易见的。因此，意在涵盖落入所附权利要求的精神及范围内的所有此种替代、修改及变更。在此所提出或在附图中所显示的所有事项都应以示意性的及非限定性的方式来解释。
权利要求
1.一种形成集成电路的方法(900)，包括提供半导体衬底(102)；在所述半导体衬底(102)上形成栅极电介质(104)；在所述栅极(106)电介质上形成栅极(106)；在所述半导体衬底(102)内形成源极/漏极结(504/506)；在所述源极/漏极结(504/506)上形成极均匀的硅化物(604/608)；在所述半导体衬底(102)上沉积介电层(702)；以及在所述介电层(702)中形成至所述极均匀的硅化物(604/608/606)的接触。
2.如权利要求1所述的方法(900)，其中利用非常低功率的沉积技术来形成所述极均匀的硅化物(604/608/606)，所述非常低功率的沉积技术采用功率标准低于500瓦的直流电。
3.如权利要求1所述的方法(900)，其中利用每秒低于7.0的超低速率的硅化物金属沉积来形成所述极均匀的硅化物(604/608/606)。
4.如权利要求1所述的方法(900)，其中形成所述极均匀的硅化物(604/608/606)是形成了厚度不超过50的极薄厚度的硅化物金属。
5.如权利要求1所述的方法(900)，其中沉积所述介电层(702)是沉积了介电常数选自中、低及极低介电常数所构成群组的介电材料。
6.如权利要求1所述的方法(900)，其中形成至所述极均匀的硅化物(604/608/606)的接触(802/806/804)使用了选自钽、钛、钨、铜、金、银、其合金、其化合物及其组合所构成群组的材料。
7.一种集成电路，包括具有源极/漏极结(504/506)的半导体衬底(102)；在所述半导体衬底(102)上的栅极电介质(104)；在所述栅极(106)电介质上的栅极(106)；在所述源极/漏极结(504/506)上的极均匀的硅化物(604/608)；在所述半导体衬底(102)上的介电层(702)；以及在所述介电层(702)中至所述极均匀的硅化物(604/608/606)的接触(802/806/804)。
8.如权利要求7所述的集成电路，其中所述极均匀的硅化物(604/608/606)是厚度不超过50的极薄厚度的硅化物金属。
9.如权利要求7所述的集成电路，其中所述介电层(702)是以介电常数选自中、低及极低介电常数所构成群组的介电材料所沉积。
10.如权利要求7所述的集成电路，其中所述至极均匀的硅化物(604/608/606)的接触(802/806/804)是由选自钽、钛、钨、铜、金、银、其合金、其化合物及其组合所构成群组的材料所制成。
全文摘要
本发明提供一种集成电路(100)的结构及其形成方法(900)。栅极电介质(104)形成在半导体衬底(102)上，而栅极(106)形成在半导体衬底(102)上的栅极电介质(104)上面。源极/漏极结(504/506)形成在半导体衬底(102)中。极均匀的硅化物(604/608)形成在源极/漏极结(504/506)上，而介电层(702)沉积在半导体衬底(102)的上面。然后在介电层(702)中形成至极均匀硅化物(604/606/608)的接触(802/804/806)。
文档编号H01L21/285GK1820356SQ200480019688
公开日2006年8月16日 申请日期2004年7月6日 优先权日2003年7月7日
发明者R·J·基乌, J·P·巴顿, P·R·贝塞尔, M·V·努 申请人:先进微装置公司