专利名称：具有部分硅化的硅层的集成电路的制作方法
技术领域：
本发明涉及一种包括电器件的集成电路(IC)，该电器件包括具有硅化部分和非硅化部分的第一硅层。
本发明还涉及制造这种IC的方法。
最新技术的IC通常包括具有硅化部分和非硅化部分的硅层，该硅化部分例如用于通过金属接触件来电接触该硅层。非硅化部分可以构成例如场效应晶体管(FET)或双极晶体管中的半导体层，或者它可以构成电阻器的一部分，由于非硅化的硅的导电率与硅化的硅的导电率相比来说相对较低，因此非硅化部分可能主要决定电阻器的电阻值。
在WO 00/10198中公开了制造这种IC的方法的实施例。氮化硅层和氧化硅层相继地淀积在具有浅槽隔离和多晶硅脊的结晶硅体上。通过光刻对氮化硅层和氧化硅层进行构图以暴露出将被硅化的部分，而不被硅化的部分则被这些层覆盖。淀积钛层，并且对其进行热处理，从而它与暴露的硅发生反应以在硅化部分中形成硅化物，而在被氮化硅层和氧化硅层覆盖的部分中，钛不与硅发生反应。氮化硅的构图层和氧化硅的构图层形成所谓的硅化保护掩膜，其也被称为SIPROT掩膜。除去没有与硅反应的钛。
已知的IC的缺点是，提供非硅化的区域需要专用的光刻步骤，而这将增加制造成本。
本发明的目的是提供一种不需要用于提供非硅化区域的专用光刻步骤就可以制造的IC。
根据本发明，这一目的是通过以下手段实现的该IC还包括具有电介质层的另外的电器件，该电介质层具有电介质层厚度；并且该电器件的非硅化部分被具有电介质层厚度的另外的电介质层覆盖，而硅化部分不被该另外的电介质层覆盖。
在通常的IC技术中，形成另外的电器件的电介质层和形成SIPROT掩膜各自需要专用的光刻步骤。根据本发明，可以使用单个光刻步骤来代替这两个光刻步骤。为此，可以提供一层电介质材料，在单个光刻步骤之后，其被构图以同时形成另外的电器件的电介质层和用作SIPROT掩膜的该电器件的另外的电介质层。因为该电介质层和该另外的电介质层由同一电介质材料层获得，因此它们具有相同的层厚。
根据本发明，该电器件和该另外的电器件不是彼此相同(mutualreplica)的，而是不同的器件，例如电阻器、FET、双极晶体管、电容器和/或非易失性存储单元。
可以通过淀积金属层，例如钛、钴或钛-钴(Pt、Ni)，并且进行热处理来形成硅化的部分，由此金属与和金属层接触的硅发生反应。本发明不限于特定的金属。
许多IC具有电阻器，其电阻值通过部分硅化硅层来进行控制。这种部分硅化可以通过根据本分明的方法来完成。在这种情况下，电器件可以包括电阻器。电阻器的硅化部分可以包括第一接触区和第二接触区，非硅化部分将第一接触区与第二接触区分离开。
电阻器可以形成在专用的硅层中，在制造过程中该硅层可以设置在预制造的IC的主面上。或者，电阻器可以形成在硅晶圆自身的一部分中。可以对硅晶圆掺杂，以调整电阻器的导电率并且限定电阻器的形状。可以与IC的另一个区域，例如FET的源和/或漏区，或者双极晶体管的集电极和/或基极的掺杂同时地进行相应的掺杂。
该另外的电器件可以包括至少部分覆盖电介质层的第二硅层。电器件的另外的电介质层可以至少部分地被第三硅层覆盖。为了这个目的，可以提供硅层，其在单个光刻步骤之后被构图，以同时形成第二硅层和第三硅层。第二硅层和第三硅层可以分别用作对电介质层和另外的电介质层进行构图时的硬掩膜。作为这种制造方法的结果，第二硅层和第三硅层具有相同的层厚。
第二硅层和第三硅层可以被硅化，例如用于允许电接触第二硅层和/或第三硅层。第三硅层可以电连接到地电势。
第三硅层可以具有设置有绝缘侧壁隔离物的侧壁。绝缘侧壁隔离物可以减小所谓的硅化物桥接的发生。硅化物桥接是这样一个过程，其中通过在对形成硅化物的金属膜进行加热的过程中形成的硅化物层而获得第一硅层的硅化部分和第三硅层之间的电短路。
该另外的电器件可以包括具有电容器电介质层和电容器电极层的电容器，电介质层包括电容器电介质层，第二硅层包括电容器电极层。
该另外的电器件可以包括具有栅电介质层和栅电极层的FET，该电介质层包括栅电介质层，第二硅层包括栅电极层。根据本发明，栅电介质层和另外的电介质层可以由单个光刻步骤形成。第二硅层和第三硅层可以在同一步骤中形成。
该另外的电器件可以包括具有浮栅层、栅极间电介质层和控制栅层的非易失性存储单元。栅极间电介质层使浮栅与控制栅电绝缘。浮栅层可以由硅制成，电介质层可以包括栅极间电介质层，并且第二硅层可以包括控制栅层。存储单元可以具有叠置的栅极，即，浮栅层、栅极间电介质层和控制栅层如
图1C所示地层叠在一起。或者，存储单元可以具有所谓的覆盖结构，其中栅极间电介质层和控制栅电介质层覆盖并且部分地包围浮栅。在制造这种IC的方法中，在提供电介质材料层和硅层之前，可以提供另外一层，在该层上设置该电介质材料层和该硅层。可以利用单个光刻步骤对硅层进行构图，以同时形成第二硅层和第三硅层。第二硅层和第三硅层可以用作对电介质材料层进行构图的硬掩膜，以同时形成电介质层和另外的电介质层。可以利用第二光刻步骤和材料去除步骤，例如刻蚀步骤从另一硅层形成第一硅层。浮栅也可以由该另一硅层形成，从而要施加的层数相对较少。在这种情况下，第一硅层和浮栅层具有相同的厚度。浮栅和第一硅层可以同时形成。可以在提供电介质材料层和硅层(如果存在的话)之前对浮栅和第一硅层进行构图。
该另外的电器件可以包括双极晶体管，其具有基区和在发射极-基极接触区域中与该基区接触的发射层，发射层的包括该发射极-基极接触区域的部分由电介质层中的开口来限定，该发射层由第二硅层构成。在这种情况下，具有这个开口的电介质层可以与该另外的电介质层同时形成。发射层可以与第二硅层同时形成。双极晶体管的基极可以是已经形成在专用的硅层中，该硅层可以在制造的较早步骤中设置在预制造的IC的主面上。
IC还可以包括具有附加的电介质层的附加的电器件，该附加的电介质层具有电介质层厚，并且该附加的电器件并不仅是该电器件或该另外的电器件的复制品。在这种情况下，IC包括至少三种不同类型的电器件，其各自具有相同层厚的电介质层。
IC还可以包括具有第四电介质层的第四电器件，该第四电介质层具有电介质层厚，并且该第四电器件并不仅是该电器件、该另外的电器件或该附加的电器件的复制品。在这种情况下，IC包括至少四种不同类型的电器件，其各自具有相同层厚的电介质层。
IC还可以包括具有第五电介质层的第五电器件，该第五电介质层具有电介质层厚，并且该第五电器件并不仅是该电器件、该另外的电器件、该附加的电器件或该第四电器件的复制品。在这种情况下，IC包括至少五种不同类型的电器件，其各自具有相同层厚的电介质层。
该电介质层、该另外的电介质层、该附加的电介质层、该第四电介质层(如果存在的话)和该第五电介质层(如果存在的话)可以利用一个光刻步骤由同一电介质材料层同时形成。该电器件、该另外的电器件、该附加的电器件、该第四电器件(如果存在的话)和该第五电器件(如果存在的话)可以选自例如如上所述的电阻器、电容器、FET、存储单元和/或双极晶体管。
制造根据本发明的集成电路的方法包括以下步骤提供预制造的具有第一硅层的集成电路，提供具有电介质层厚度的电介质材料层，对该电介质材料层进行构图以同时形成该电介质层和该另外的电介质层，并且形成硅化部分。
由于对该电介质材料层进行构图以同时形成该电介质层和该另外的电介质层的这个步骤，因此单个光刻步骤就足够了，而在现有技术中需要两个光刻步骤。
根据本发明，提供的具有第一硅层的预制造的集成电路可以使第一硅层构图成其最终形状。可作为选择地，并且仍然在本发明的范围内的是第一硅层可以被包括在硅层中，该硅层可以被构图以形成该第一硅层，或者可以以其他方式来限定该硅层，例如对硅衬底的一部分进行掺杂。
当IC包括第二硅层和第三硅层时，根据本发明的方法还可以包括以下步骤提供具有第二硅层厚度的硅层，并且对该硅层进行构图，以同时形成第二硅层和第三硅层。
由于对该硅层进行构图以同时形成第二硅层和第三硅层的这个步骤，因此可以仅利用一个光刻步骤来获得这两个层。这可以是与用于对该电介质材料层进行构图以同时形成该电介质层和该另外的电介质层的相同的光刻步骤。
例如硅化的第二硅层和/或硅化的第三硅层可以用作局部互连层。在这种情况下，可以省去附加的形成局部互连的专用步骤。
将参照附图进一步阐明和介绍根据本发明的IC的这些和其他方面，以及制造这种IC的方法，在附图中图1A-1C示出集成电路的实施例在制造过程的各个阶段的剖面；图2示出图1C的集成电路的一部分的顶视图；图3示出集成电路的另一个实施例的剖面；图4示出集成电路的再一个实施例的剖面；图5示出集成电路的又一个实施例的剖面。
这些附图没有按照比例绘制。通常，相同的部件用相同的附图标记来表示。
图1A示出包括衬底10的预制造的集成电路1，该衬底10例如可以是硅晶圆。衬底10具有场隔离区9，该场隔离区9是浅槽隔离。或者，场隔离区9可以通过LOCOS来获得。衬底10在其主表面上设置有例如氧化硅或氮化硅的电介质层11。电介质层11和下面介绍的该IC的所有其他电介质层可以由电介质层的叠层构成。电介质层11设置有层厚为S的硅层12。这里以及在申请文件的剩余部分中，除非另外声明的话，厚度指的是垂直于衬底10的主表面的尺寸。随后将从硅层12形成第一硅层120。
在如此获得的预制造的集成电路1上，设置具有电介质层厚D的电介质材料层13，随后将形成该电介质材料层13的电介质层130和另外的电介质层131。接着，设置具有第二硅层厚度S’的硅层14，随后将形成该层14的第二硅层140和第三硅层141。在层14的顶部可以形成例如氮化硅的覆盖层15，其在后面的工艺步骤中将用作硬掩模。
接着，通过例如光刻、电子束蚀刻或者另外的蚀刻技术形成图1A中示出的掩模20。掩模20覆盖包括层11、12、13、14和15的叠层的那些部分，所述部分包括随后将要形成的第二硅层140、第三硅层141、电介质层130和另外的电介质层131，而叠层的其余部分暴露出来。在例如蚀刻步骤的材料去除步骤中，将覆盖层15的暴露部分除去。在这个步骤之后，可以除去掩模20。接着，去除层14由此暴露出的部分来对层14构图，以同时形成第二硅层140和第三硅层141。覆盖层15的剩余部分可以用作硬掩模。然后，在另外的材料去除步骤中，去除层13由此暴露出的部分来对层13构图，以同时形成电介质层130和另外的电介质层131。在这个材料去除步骤中，覆盖层15的剩余部分同样也可以用作硬掩模。
在接下来的步骤中，通过例如光刻、电子束蚀刻或者另外的蚀刻技术形成图1B中示出的掩模21。掩模21覆盖层12的随后将要形成第一硅层120的那些部分，而预制造IC的其余部分暴露出来。在另外的材料去除步骤中，去除层12的暴露出的部分来对层12进行构图，以同时形成第一硅层120和浮栅层121。然后，通过另外的材料去除处理来去除层11的由此暴露出的部分。在图1B中示出了由此获得的预制造IC。在这些步骤之后，可以除去掩模20。或者，可以在对层12构图之后但在对层11构图之前除去掩模21。
然后可以通过材料去除处理来除去覆盖层15，并且可以形成电介质材料层，其随后将被蚀刻以形成靠着第一硅层120的侧壁、靠着由另外的电介质层131和第三硅层141形成的叠层的侧壁、以及靠着包括浮栅层121、电介质层130和第二硅层140的栅叠层3的绝缘侧壁隔离物16。
在形成靠着栅叠层3的侧壁隔离物16之前和/或之后，可以通过离子注入形成源区4和漏区5。由此获得的另外的电器件是具有浮栅层121、由电介质层130构成的栅极间电介质层、和由第二硅层140构成的控制栅层的非易失性存储单元。
浮栅层121由具有与第一硅层120相同的层厚S的硅构成。栅极间电介质层具有与另外的电介质层131相同的层厚D。控制栅层具有与第三硅层141相同的层厚S’。
在随后的步骤中，如图1C中的箭头所示地淀积例如Ti的金属层，并且对如此获得的预制造IC加热，使得该金属层与硅直接接触的那些部分形成硅化物。随后除去金属膜不与硅反应形成硅化物的那些部分。
结果，作为电阻器并且由第一硅层120构成的电器件2具有硅化的部分122和非硅化的部分123。电器件2的非硅化部分123被具有电介质层厚D的该另外的电介质层131覆盖。硅化部分122不被该另外的电介质层131覆盖。
第二硅层140和第三硅层141被硅化，并且可以被接触以成为金属线(未示出)。第三硅层141可以连接到地电位。
电阻器的硅化部分122可以包括第一接触区域128和第二接触区域129。非硅化部分123将第一接触区域128与第二接触区域129分离，如图2中所示。侧壁隔离物16可以覆盖非硅化部分123的边缘，如图2所示。第一接触区域128和第二接触区域129可以设置有金属触头，以通过电输入线和电输出线与电阻器电接触。
在图3所示的实施例中，集成电路1包括另外的电器件3’，其是具有电容器电介质层和电容器电极层的电容器。该电器件是类似于上述电阻器的电阻器2。制造方法类似于上述方法衬底10具有类似于上述的至少两个场隔离区9。衬底10在其主表面上设置有具有层厚S的硅层12，在该硅层12的顶部设置具有层厚D的电介质材料层13。随后，设置具有第二硅层厚度S’的硅层14，在层14的顶部上可以形成例如氮化硅的覆盖层15，其在后面的工艺步骤中将用作硬掩模。
接着，光刻地形成掩模，其覆盖包括层12、13、14和15的叠层的那些部分，所述部分包括随后将要形成的第二硅层140、第三硅层141、电介质层130和另外的电介质层131，而叠层的其余部分暴露出来。在一连串的材料去除步骤中，对覆盖层15(如果存在的话)构图，对层14构图以同时形成第二硅层140和第三硅层141，并且对层13构图，以同时形成电介质层130和另外的电介质层131。
在附加的光刻步骤中，可以形成掩模，其覆盖层12的随后将要形成第一硅层120和另外的电容器电极127的那些部分，而预制造IC的其余部分暴露出来。在另外的材料去除步骤中，去除层12的暴露出的部分来对层12构图，以同时形成第一硅层120和另外的电容器电极127。然后可以通过材料去除处理来去除覆盖层15，并且可以形成电介质材料层，其随后被蚀刻以形成图3所示的绝缘侧壁隔离物16。
如此获得的该另外的电器件是具有由电介质层130构成的电容器电介质层和由第二硅层141构成的电容器电极层的电容器。该另外的电容器电极127由具有与第一硅层120相同层厚S的硅构成。电容器电介质层具有与该另外的电介质层131相同的层厚D。电容器电极层具有与第三硅层141相同的层厚S’。
在接下来的步骤中，淀积例如Ti的金属层，并且对如此获得的预制造IC加热，使得该金属层与硅直接接触的那些部分形成硅化物。随后除去金属膜不与硅反应形成硅化物的那些部分。
结果，作为电阻器并且由第一硅层120构成的电器件2具有硅化的部分122和非硅化的部分123。电器件2的非硅化部分123被具有电介质层厚D的该另外的电介质层131覆盖。硅化部分122不被该另外的电介质层131覆盖。
第二硅层140、第三硅层141和该另外的电容器电极127的暴露部分被硅化，并且可以被接触以成为金属线(未示出)。第三硅层141可以连接到地电位。
在图4所示的集成电路1中，该电器件2是与上述电阻器类似的电阻器，并且该另外的电器件3”包括具有由电介质层130构成的栅电介质层和由第二硅层140构成的栅电极层的场效应晶体管(FET)。电介质层130和另外的电介质层131是通过同时对电介质材料层13构图而获得的，并且第二硅层140和第三硅层141是通过类似于上述的方式同时对硅层14构图而获得的。
在图5所示的实施例中，该另外的电器件3包括双极晶体管，其具有基区150和在发射极-基极接触区域151中与基区150接触的发射层。发射层的包括该发射极-基极接触区域151的部分由电介质层130中的开口来限定。发射层由第二硅层140构成。图5所示的IC1可以如下的方式来获得硅衬底10设置有限定第一硅层120的注入区99以及限定双极晶体管3的集电极的注入区152。注入区可以是p型或n型。在注入区152内部，借助于另一次注入来形成基极。基极设置有电介质材料层13。在基区150和层120的顶部，设置电介质材料层，对该层进行构图以在发射极-基极接触区域的位置处限定开口。在这个开口处将基区150暴露出来。然后为预制造的IC提供硅层，其在该开口内部与基极层150接触。然后对硅层进行构图，以同时形成构成发射层的第二硅层130和第三硅层131。随后，对电介质材料层进行构图，以暴露出第一硅层120的将要被硅化的部分122。然后，提供金属膜，并且形成硅化区122。发射层可以在同一步骤中被硅化。总之，集成电路1包括例如电阻器的电器件2，其包括具有硅化部分122和非硅化部分123的第一硅层120；以及另外的电器件3，例如电容器、场效应晶体管或者非易失性存储器栅叠置体。另外的电器件3包括具有电介质层厚D的电介质层130。电器件2的非硅化部分123被具有电介质层厚D的另外的电介质层131覆盖，硅化的部分122不被该另外的电介质层131覆盖。这种集成电路1可以通过根据本发明的方法来形成，该方法所涉及的光刻步骤的数量较少。
IC1可以包括图1C、2、3、4和/或5中的任何一个示出的电阻器；和/或例如图1C中示出的存储单元；和/或图3中示出的电容器；和/或例如图4中示出的FET；和/或例如图5中示出的双极晶体管。
应当注意，上述实施例举例说明而不是限制了本发明，并且本领域技术人员在不脱离所附权利要求的范围的情况下能够设计出许多可供选择的实施例。在权利要求中，放在括号中的任何附图标记不应当被视为限制权利要求。用语“包括”并不排除存在权利要求中列出的那些元件或步骤之外的其他元件或步骤。在元件之前的用语“一个”并不排除存在多个这种元件。
权利要求
1.集成电路(1)，包括电器件(2)，包括具有硅化部分(122)和非硅化部分(123)的第一硅层(120)，以及另外的电器件(3)，该另外的电器件包括具有电介质层厚度(D)的电介质层(130)，其中该电器件的该非硅化部分(123)被具有该电介质层厚度(D)的另外的电介质层(131)覆盖，而该硅化部分(122)不被该另外的电介质层(131)覆盖。
2.如权利要求1所述的集成电路(1)，其中该电器件(2)包括电阻器。
3.如权利要求2所述的集成电路(1)，其中该电阻器的该硅化部分(122)包括第一接触区(128)和第二接触区(129)，该非硅化部分(123)将该第一接触区(128)和该第二接触区(129)分离开。
4.如权利要求1所述的集成电路(1)，其中该另外的电器件(3)的电介质层(130)至少部分地被具有第二硅层厚度(S’)的第二硅层(140)覆盖，该电器件(2)的该另外的电介质层(131)至少部分地被具有该第二硅层厚度(S’)的第三硅层(141)覆盖。
5.如权利要求4所述的集成电路(1)，其中该第二硅层(140)和该第三硅层(141)被硅化。
6.如权利要求4所述的集成电路(1)，其中该第三硅层(141)具有设置有绝缘侧壁隔离物(16)的侧壁。
7.如权利要求4所述的集成电路(1)，其中该另外的电器件(3)包括具有电容器电介质层和电容器电极层的电容器，该电介质层(130)包括该电容器电介质层，该第二硅层(140)包括该电容器电极层。
8.如权利要求4所述的集成电路(1)，其中该另外的电器件(3)包括具有栅电介质层和栅电极层的场效应晶体管，该电介质层(130)包括该栅电介质层，该第二硅层(140)包括该栅电极层。
9.如权利要求4所述的集成电路(1)，其中该另外的电器件(3)包括具有栅叠层的非易失性存储单元，该栅叠层包括浮栅层(121)、栅极间电介质层和控制栅层，该浮栅层(121)由硅制成，并且具有与该第一硅层(120)相等的厚度(S)，该电介质层(130)包括该栅极间电介质层，该第二硅层(140)包括该控制栅层。
10.如权利要求4所述的集成电路(1)，其中该另外的电器件(3)包括双极晶体管，其具有基区(150)和在发射极-基极接触区域(151)中与该基区(150)接触的发射层，该发射层的包括该发射极-基极接触区域(151)的部分由该电介质层(130)中的开口来限定，该发射层由该第二硅层(140)构成。
11.一种制造如权利要求1所述的集成电路(1)的方法，该方法包括以下步骤提供预制造的具有第一硅层(120)的集成电路，提供具有电介质层厚度(D)的电介质材料层(13)，对该电介质材料层(13)进行构图以同时形成该电介质层(130)和该另外的电介质层(131)，并且形成该硅化的部分(122)。
12.如权利要求11所述的方法，其中该另外的电器件(3)的电介质层(130)至少部分地被具有第二硅层厚度(S’)的第二硅层(140)覆盖，该电器件(2)的另外的电介质层(131)至少部分地被具有该第二硅层厚度(S’)的第三硅层(141)覆盖，该方法还包括以下步骤提供具有第二硅层厚度(S’)的硅层(14)，并且对该硅层(14)进行构图，以同时形成该第二硅层(140)和该第三硅层(141)。
13.如权利要求12所述的方法，其中该第三硅层(141)具有设置有绝缘侧壁隔离物(16)的侧壁，该方法还包括提供该侧壁隔离物(16)的步骤。
全文摘要
集成电路(1)包括例如电阻器的电器件(2)，其包括具有硅化部分(122)和非硅化部分(123)的第一硅层(120)；以及另外的电器件(3)，例如电容器、场效应晶体管或非易失性存储栅叠层。该另外的电器件(3)包括具有电介质层厚度(D)的电介质层(130)。电器件(2)的非硅化部分(123)被具有电介质层厚度(D)的另外的电介质层(131)覆盖，硅化部分(122)不被另外的电介质层(131)覆盖。这种集成电路(1)可以通过根据本发明的方法来形成，该方法涉及的光刻步骤的数量减少了。
文档编号H01L27/01GK1875457SQ200480032010
公开日2006年12月6日 申请日期2004年10月14日 优先权日2003年10月29日
发明者亨德里克·H·范德梅尔, 威廉默斯·C·M·彼得斯 申请人:皇家飞利浦电子股份有限公司