专利名称：静电放电保护电路的半导体结构及其形成方法
技术领域：
本发明涉及一种半导体元件，特别是涉及一种保护半导体集成电路避免受静电影响的静电放电保护电路的半导体结构及其形成方法。
背景技术：
现有习知的技术中，极高电压可能会在集成电路的附近地区发展，这是因为静电荷集结的关系。高电位可能产生于集成电路的输入或输出缓冲器，其可能由一个人仅仅碰触电性接触集成电路的输入或输出缓冲器的一封装导脚而发生。根据静电放电，高电流是被产生于集成电路的封装节点。因为此电位会破坏整个集成电路的电位，因此对半导体元件来说，静电放电(ESD)是一个重要的问题。
设计ESD保护电路的一个难处是基于必须符合苛求的执行效能要求。大多数半导体元件的特性是当即使受到很短暂时间的瞬间电压时也会受到伤害。因此，在热主要环境上操作的过电压保护元件，例如保险丝与断路器，反应过于缓慢，因此无法依靠其来适当地保护半导体元件。
由于这个原因，包含ESD保护系统于其中的电路已快速地变成一个习知解决方案，以。传统上，是使用二极管串列。图1是传统二极管串列110的示意图，其包括形成于硅基材(如图2所示)中的4个二极管1141-1144(其中任一个可做为二极管114)。电路100也包括一反转二极管112。每个二极管114具有称为临界电压或启动电压之一电压。当供应的正向电压超过二极管的启动电压时，二极管改变成“开启(on)”或传导状态。在ESD的情况中，静电荷通过二极管串列110放电，且即使电流是在高准位状态供应至任何一个二极管114上的电压亦被限制。二极管串列110也具有一启动电压，在启动电压时，所有二极管114改变成一传导状态，而二极管串列110开始传导。当二极管串列110开启时，静电荷通过二极管串列放电，而Vdd与Vss间的电压会下降。在正向电压瞬变期间，二极管串列110开启而汲入ESD电流，以及在逆向电压瞬变期间，反转二极管112开启而汲入ESD电流。
由此可见，上述现有的静电放电保护电路在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决静电放电保护电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的静电放电保护电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的静电放电保护电路的半导体结构及其形成方法，能够改进一般现有的静电放电保护电路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的静电放电保护电路存在的缺陷，而提供一种新型结构的静电放电保护电路，所要解决的技术问题是使其具有一改良式开启电压，从而更加适于实用。
本发明的另一目的在于，克服现有的静电放电保护电路存在的缺陷，而提供一种新型结构的静电放电保护电路，所要解决的技术问题是使其具有一个更加可预期的开启电压，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体集成电路结构，其至少包括一基材；复数个二极管，布置于基材中，该些二极管电性串联；至少一嵌入区，布置于该基材中，并介于该些二极管的两个二极管之间；以及一供应电压节点，电性耦接该嵌入区。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体集成电路结构，其中任一该二极管包括一n+区与一p+区，并布置于该基材的一井区中。
前述的半导体集成电路结构，其更包括一保护环，包围该复数个二极管，其中该保护环电性耦接该供应电压节点。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体集成电路结构，其至少包括一第一导电性类型的一半导体区；一第一井区，形成于该半导体区中，该第一井区经轻掺杂一第二导电性类型；一第一重掺杂n区，形成于该第一井区中；一第一重掺杂p区，形成于该第一井区中，并且和该第一n区相隔；一第二井区，形成于该半导体区中，该第二井区经轻掺杂该第二导电性类型；一第二重掺杂n区，形成于该第二井区中；一第二重掺杂p区，形成于该第二井区中，并且和该第二n区相隔；一第一嵌入区，布置于介于该第一井区与该第二井区间的该半导体区中，该第一嵌入区经重掺杂该第一导电性类型；一第三井区，形成于该半导体区中，该第三井区经轻掺杂该第二导电性类型；一第三重掺杂n区，形成于该第三井区中；一第三重掺杂p区，形成于该第三井区中，并且和该第三n区相隔；一第二嵌入区，布置于介于该第二井区与该第三井区间的该半导体区中，该第二嵌入区经重掺杂该第一导电性类型；以及一保护环区，布置于该半导体区中，并包围该第一井区、该第二井区和该第三井区，该保护环区经重掺杂该第一导电性类型。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体集成电路结构，其中所述的第一嵌入区、该第二嵌入区与该保护环区都耦接至一接地电位。
前述的半导体集成电路结构，其中所述的第一n区电性耦接该第二p区，以及其中该第二n区电性耦接该第三p区。
前述的半导体集成电路结构，其中所述的第一p区电性耦接第一节点，而该第三n区电性耦接一第二节点，使得该结构包括一二极管串列，用以减小该第一节点与该第二节点间的过电压差。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种形成集成电路的方法，该方法包括形成复数个二极管于一基材中；形成至少一嵌入区于该些二极管之间；形成导线耦接串联的该些二极管；以及耦接一接地电位或电源电位至该嵌入区。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的形成集成电路的方法，其中形成该些二极管包括形成复数个井区于该基材中，其中该些井区是由包含n井与p井之一群组中来选择；形成一n+节点于每一该井区中；以及形成一p+节点于每一该井区中。
前述的形成集成电路的方法，其中所述的基材包括一p型基材，而该些井区包括n井。
前述的形成集成电路的方法，其更包括形成一保护环，以及耦接该保护环至一电源电位或一接地电位。
前述的形成集成电路的方法，其中形成复数个二极管包括形成至少三个二极管。
借由上述技术方案，本发明静电放电保护电路的半导体结构及其形成方法至少具有下列优点本发明可以用于保护电路防止在电源或I/Os中发生的瞬变电压。本发明也可以用于电源分离。整个晶片ESD设计可以使用本发明提供有效的电路保护，避免受到由任何两个节点间的ESD造成的伤害。
综上所述，本发明特殊的静电放电保护电路的半导体结构及其形成方法的静电放电保护电路具有一改良式开启电压和一个更加可预期的开启电压。其具有上述诸多的优点及实用价值，并在同类产品及形成方法中未见有类似的结构设计及形成方法公开发表或使用而确属创新，其不论在产品结构、形成方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的静电放电保护电路具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1为传统的二极管串列的示意图；图2为二极管串列的剖面图；图3为在一4个二极管串列中的漏电流现象；图4为传统二极管串列的电压-电流特性图；图5至图8为在p型基材中制造二极管串列的中间阶段的剖面图；图9为形成一保护环与嵌入部的另一实施例的剖面图；图10为一保护环与嵌入部的上视图；图11为p型基材中的ESD保护电路的示意图；图12为n型基材中的ESD保护电路的示意图；图13为本发明的二极管串列的电压-电流特性图；图14为本发明用于整个晶片设计中的示意图；以及图15为本发明用于电源分离的示意图。
2，116基材4分离区6，118n井8，120，230，234p+区10，122，228，232n+区12，224保护环14，226嵌入部15ILD层16金属插塞18金属线20，22导线110，403，404，405，406，502，504，506，508二极管串列112反转二极管114，1141-1144，220，401，402二极管222p井407输入/输出节点
具体实施例方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的静电放电保护电路的半导体结构及其形成方法其具体实施方式
、结构、形成方法、步骤、特征及其功效，详细说明如后。
本发明将以特殊实施例说明于下。首先，将讨论有关于目前二极管串列(如图1所述)的问题描述。接着将讨论本发明的各种样式。
请参阅图2所示，为p型基材116中的传统二极管串列110的剖面图。使用CMOS技术，形成n井118于基材116中。形成p+区120于n井中，使得二极管114被形成于p+区120与n井118之间。形成n+区122于n井118中，以改善最终二极管114与用于接触窗(图中未示)的金属间的接触能力。如图所示，p型基材116耦接Vss，Vss可以是接地。以形成二极管的过程形成晶体管。特别是，形成pnp晶体管于p+区120(射极)、n井118(基极)与p型基材116(集极)之间，上述pnp晶体管也称为垂直型双载子晶体管。若p型基材116连接Vss，则集极电流会通过垂直型双载子晶体管的基材而遗漏至Vss。
请参阅图3所示，为二极管串列110的漏电流现象。二极管串列110具有具有4个二极管1141-1144，而这些相同的下标符号将用于说明操作方式。简单来说，只显示垂直型双载子晶体管，若二极管没有漏电流，则通过二极管流动的电流将不做说明。因此，以下显示的所有电流仅是有关于双载子晶体管。可以知道的是，这个模型仅是用以解释漏电流的结果，并非用以提供总电流的精确量。符号IE后面是二极管数，以表示垂直型双载子晶体管的射极电流。这个电流相当于流至基极区(n井118)的电流，但是若集极电流通过基材116遗漏，则少量电流会由n+区流出至另一个二极管。
在所示的任一垂直型双载子晶体管中，假如IE是射极电流，β是电流增益，则集极电流(漏电流)是IE*β/(β+1)，基极电流是IE*1/(β+1)。基极电流也等于流至串列中下一个二极管的电流。因此，漏电流IS是IS＝IE4*β4/(β4+1)+IE3*β3/(β3+1)+IE2*β2/(β2+1)+IE1*β1/(β1+1)[方程式1]在二极管串列110的各阶中，遗漏至基材116中的电流为射极电流的β/(β+1)比例，造成越来越少的射极电流流至串列中下一个二极管。这种现象造成下一个二极管阶段有越来越少的压降。
二极管1＝＞二极管1141二极管4＝＞二极管1144在理想情况中，双载子晶体管具有0增益，β1至β4全都等于0，使得漏电流为0。在这种情况中，二极管1至二极管4全都是相同电流，使得所有二极管都在相同时间中被开启，藉以产生一高启动电压。然而，在真实世界情况中，β是一个非0值。因此，当IEn是流至二极管n的射极的电流时，仅1/(β+1)IEn的电流流至下一个二极管n-1的射极。由此，其可得到IE4＝IE1*(β4+1)(β3+1)(β2+1) [方程式2]假定β1至β4全都等于0，其是相对小，则IE4是IE1的8倍。因此，通过二极管1141(介于p+区120与n井118之间)的电流会比通过任何其他二极管的电流还要多。二极管1141变成一个衰弱地点，故在一相对低电压中相当有可能被开启。假如β是更高或更多的二极管114被用在二极管串列110中，则这种情况更糟。
漏电流也会造成另一种严重影响。漏电流不会总是直接流至Vss。根据Vss的位置，漏电流可能流至二极管串列110中的其他二极管。举例来说，如图3所示，若二极管1143是介于二极管1144与Vss之间，则二极管1144的一部分漏电流会流至二极管1143。此漏电流增加了电流IE3导致更多的电流通过二极管1143流动。因此，二极管1143可在一相对较小电流Idd中开启。
二极管1143的开启可产生一链效应于二极管串列110中。当高电压瞬变现象发生且所有二极管都是在“关闭(off)”状态时，依照在“关闭(off)”状态中其电阻、电压会在二极管之中分配，使得具高电阻的二极管有较大份的整体电压。当二极管1143变成一传导状态时，二极管1143上的压降是相对小，且其大部分电压会被分配至二极管，使其更有可能被开启。因此，二极管串列110的启动电压通常会经由二极管缓慢下降，而不论是具有低启动电压或高电阻。在一目的中，本发明致力于去除这种效应及所示的结果，这种效应对二极管串列的开启电压是很严重的。
一个目标为将开启电压设定的够高，以满足电路设计的要求。另一目标为使得二极管串列的开启电压可预测，因为当要求一开启电压时，电路设计者需要知道必须使用几个二极管。当开启电压相对于二极管的数量具越高程度的线性关系时，即越容易预测所需的二极管数量。图4为传统二极管串列的电压-电流特性图。线1d表示单一二极管电流-电压反应。线3d表示3-二极管串列电流-电压反应，而线5d表示5-二极管串列电流-电压反应。
这个图式显示出，当二极管数量增加时，二极管串列的开启电压增加小于所预期的增加量。表1显示几个传统二极管串列的结果，其具有1个二极管、3个二极管或5个二极管。此结果是根据1uA标准。
在表1中，等效二极管数量是二极管串列的实际开启电压除以单一二极管的临界电压。在一范例中，二极管的临界电压为0.65V。对具有3个二极管的二极管串列来说，平均等效二极管数量由此值计算出为1.12，而对具有5个二极管的二极管串列来说，平均等效二极管数量为1.94。
表1显示传统二极管串列的漏电流会造成至少两个问题开启电压为低准位时，其很难满足需要高开启电压的一些要求。此外，二极管串列的开启电压离线性很远，导致其很难经由简单选择二极管的数量而设定开启电压至一预期准位。因此在一目的中，本发明通过具有保护环嵌入部的一新型集成电路把这些问题解决。
一种可提供静电放电保护能力的集成电路结构，将于下说明。如图8与图10所示，形成二极管串列于基材2上。形成保护环12与嵌入部14。保护环12与嵌入部14都连接至接地电位或电源电位。二极管串列的开启电压获得改善。首先，将使用图5至图9来说明较佳实施例之一结构的形成。
请参阅图5所示，为n井6的形成示意图。在较佳实施例中，基材2是p型硅基材。在其他实施例中，在已知绝缘层上具有硅(SOI)结构中，硅基材2可以是主体硅晶圆或包括其他半导体材料例如SiGe的一层或形成于绝缘层例如埋式氧化层(图中未示)上的一硅层。基材2是轻掺杂有p型杂质。可预期的是，使用硼做为杂质，但是其他杂质例如镓和铟也可以使用。杂质的浓度是在大约1×109cm-2至大约1×1013cm-2的范围中，较佳是大约1×1010cm-2。
形成n井6于基材2中，较佳是使用n型杂质例如锑、磷与砷的离子植入法(或扩散法)。杂质的浓度较佳是大约1×109cm-2至大约1×1013cm-2，更佳的是大约1×1012cm-2。在另一实施例中，n井6的形成方式也可以是经由磊晶成长n型层于p型基材上，接着植入(或扩散)p型杂质至分离区4使这些区转变成p型，而剩余区变成n井。n井间的间隔，也是区域4的宽度，较佳是介于大约0.01μm至大约5μm之间。n井6的面积为大约1μm2至10000μm2，较佳是大约200μm2。n井的预期深度为大约0.2μm至大约20μm，较佳是大约2μm。
如图6所示，形成p+区8与二极管的阳极于n井中。一般来说，p+区8是使用p型杂质(例如硼、镓及/或铟)的离子植入法(或扩散法)而形成。如习知技术，浓度通常是在大约1×1012cm-3至大约1×1018cm-3的范围中，较佳是大约1×1015cm-3。
请参阅图6所示，n+区10是形成于n井中。一般来说，n+区10是经由植入(或扩散)n型杂质(例如磷、锑及/或砷)而形成。浓度通常是大约1×1012至大约1×1018。形成n+区10以降低Schottky阻障，藉以可在井区6获得好的欧姆接触。
形成保护环12与嵌入部14，如图7所示。在较佳实施例中，保护环12是形成于二极管串列周围的p+区(平面图如图10所示)。保护环12是用于收集可能干扰邻近电路及造成闭锁的电子。嵌入部是形成于分离区4中的p+区。在较佳实施例中，保护环12与嵌入部14是经由植入(或扩散)硼而形成，但是其他种p型杂质例如镓或铟也可使用。为了有效降低Schottky阻障，因此p+区8与金属焊垫间的接触电阻，其可预期的是p型杂质的浓度是在大约1×1012至大约1×1018的范围中，更佳的是大约1×1015。在替换实施例中，以相同掺杂步骤形成接地环12与嵌入部14做为p+区8。嵌入部14和保护环12的两端是连续的。图10为较佳实施例的上视图。在另一实施例中，嵌入部14只有和保护环12的一端是连续的。若保护环12与嵌入部14都是内连接状态，则其可以是只有一点(若有需要可以是多点)耦接至接地电位。在另一实施例中，嵌入部14都不连接至保护环12。在这种情况下，各个隔离嵌入部14和保护环12需分别耦接至接地电位。在替换实施例中，保护环12与嵌入部14耦接至不同的参考电位，而参考电位的电压可以是不同的。
保护环12较佳是具有大约0.001μm至大约5μm的一深度，较佳是大约0.05μm。保护环12的宽度较佳是在大约0.1μm至大约100μm的范围中，而更佳的是大约10μm。同样地，为使嵌入部14可有效降低电流，则嵌入部14的深度较佳是在大约0.001μm至大约5μm的范围中，更佳的是大约0.05μm。在其他实施例中，深度可以是低至大约0.001μm。嵌入部14的宽度较佳是小于大约10μm。保护环12或嵌入部14与邻近n井6间的距离较佳是小于大约5μm，更佳的是大约0.5μm。
请参阅图8所示，为金属插塞16或焊垫及金属线18的形成的示意图。沉积内层介电材料(ILD)15，有时已知为一预金属介电材料(PMD)，于在先前步骤中所形成的元件的表面上。举例来说，ILD层15较佳是以氧化硅沉积，以及是使用乙基烷氧化硅(TEOS)的失偿法、化学气相沉积法、电浆增进型CVD、低压CVD或其他习知的沉积技术。ILD层15将提供元件与上金属线间的隔离，前述上金属线将会在后续步骤中形成。
接着形成一接触窗开口通过ILD层15，以暴露出p+区8、n+区10、保护环12与嵌入部14。接着在开口内形成金属插塞16。金属插塞16可以用钨、铝、铜或其他习知的替代物来形成。并且形成金属线18以连接二极管。金属插塞与金属线的形成方式如熟习此项技艺者所知，此处不再赘述。
请参阅图9所示，为形成保护环与嵌入部的另一实施例。在这个实施例中，并没有p+区形成于基材2中。作为替代的是，形成导线20与22(例如金属)于基材2上，而在较佳实施例中，是形成p+区12与14。包围二极管串列的导线是保护环20，而形成于n井间的导线是嵌入部22。导线20与22可以是由金属形成，例如钨、铝、铜或其他习知的替代物或合金。较佳的是，保护环20与嵌入部22具有大约0.05μm至大约5μm的一厚度，更佳的是大约0.8μm。较佳的是，金属线的厚度为大约0.05μm至大约5μm，最好是大约0.8μm。保护环/嵌入部上任何地点与最邻近二极管间的距离较佳是小于大约5μm，较佳的是大约0.5μm。这个实施例的上视图也可如图10所示，其中保护环20与区域12部分重叠，而嵌入部22与区域14部分重叠。
请参阅图11所示，为在图5至图8所示步骤中所形成的ESD保护电路示意图。形成二极管20于p+区8与n井6之间。此外，形成一垂直型双载子晶体管22，其中p+区8是射极，n井6是基极，以及p型基材2是集极。垂直型双载子晶体管通过保护环12与嵌入部14连接至一接地电位。保护环12与嵌入部14提供电流汲入至附近的二极管。为了到达接地，除了通过其他二极管流动外，漏电流还可被汲入至最接近的保护环12或嵌入部14中。如此可大大地降低因漏电流导致二极管之间的干扰，因此可改善二极管串列的开启电压。
节点12或14的偏压电位可以是任何电压准位，只要其不高于二极管的电压准位即可。因为n+节点10(V10-2)的电位在二极管串列中是最小的，故接地电位可能不高于此节点的电压V10-2。因此，接地电位可以是在Vss至V10-2的范围中。然而，较好的是，节点12与14的偏压电位等于Vss。节点81与节点102的金属插塞形成二极管串列的输入与输出焊垫。
在另一实施例中，本发明可实施在n型基材中。在n型基材中形成二极管的方法实质上和在p型基材中形成二极管的方法相同，只是材料类型相反。因此，这些步骤将不再赘述。图8是用于说明p型基材中的ESD电路的剖面图，其也可用于说明n型基材中的电路的剖面图。在这种情况下，基材2是n型基材而区域6是p井，其相同于二极管的阳极。区域8是n+区，其也形成二极管的阴极，而p+区10是重掺杂以形成欧姆接触。在此之前，形成保护环12于二极管串列周围。形成嵌入部14于区域4中。在较佳实施例中，植入n型杂质，形成保护环12与嵌入部14于基材中。用以形成先前所述区域的说明，与在p型基材中形成电路的说明类似。在另一实施例中，保护环与嵌入部也可形成金属线以直接接触基材，而这种形成方式实质上和在p型基材中的实施例相同。接着形成ILD层15、金属插塞16与金属线18。
请参阅图12所示，为n型基材中的二极管与垂直型双载子晶体管的示意图。二极管220是介于n+区232与p井222之间。垂直型双载子晶体管222是npn晶体管，其中n+区232是射极，p井222是基极，而n型基材2是集极。垂直型双载子晶体管的的连接器通过保护环224与嵌入部226连接至电源电位。保护环与嵌入部提供电流汲入至附近的二极管中。于是漏电流可由最接近的保护环或嵌入部汲取，而极少的漏电流会由其他二极管产生。如此可大大地降低因漏电流导致二极管相互之间的干扰现象，因此可改善二极管串列的开启电压。节点224或226的电源电位可以是任何电压准位，只要其不低于二极管节点的电压准位即可。因为在二极管串列中p+节点234的电位(V234)是最高的，故电源电位不能低于V234。虽然电源电位可以是在V234至Vdd的范围中，但较好的是，连接节点224与226的电源电位同时都高于Vdd与V234。在保护环与嵌入部未内连接的实施例中，保护环与嵌入部可连接至不同的电源电位，只要此电源电位是介于V234与Vdd之间即可。
请参阅图13所示，为本发明的二极管串列的电压一电流特性图，其中一数字后面跟随“D”表示在二极管串列中的二极管的数量。比较图4与图13，可以发现，二极管串列的开启电压具有很大的改善。表2显示根据1uA标准由二极管串列的开启电压计算出的等效二极管数量
要注意的是，二极管串列的开启电压都很接近整个二极管的临界电压。也要注意的是，开启电压是较为线性如二极管串列中的二极管的数量。当二极管串列中的二极管的数量小于5时(n-1)*Vd＜Vt＜n*Vd[方程式3]其中，n是串列中的二极管的数量，Vd是单一二极管的临界电压，以及Vt是二极管串列的开启电压。当二极管的数量进一步增加到5及以上时，则等效二极管的数量增加较少。
请参阅图13所示，为二极管串列的开启电压仍低于所有临界电压的总数。一个原因是，所有二极管并未完全相同，甚至其都是内建于相同基材中。二极管与二极管彼此间的临界电压与电阻都是不同的。如先前所述，很可能的是，具有最低临界电压与最高电阻的二极管决定整个二极管串列的开启状态。若这个效应降低，则漏电流无法去掉。
请参阅图14所示，为本发明整合至集成电路(IC)晶片设计中的一实施例。IC可以是一逻辑元件，例如处理器(例如微处理器或数字信号处理器)或记忆体(例如DRAM、SRAM Flash)或其他。二极管402构成二极管串列，并介于Vdd与Vss之间。假如Vdd与Vss间的瞬变电压高于二极管串列402的开启电压，则二极管串列402变成导电状态，而Vdd与Vss间的电压差减少。二极管401是用于保护对面的逆向瞬变电压。因为Vss不需维持在高于Vdd的一准位，因此即使可使用多个二极管，但一个二极管通常就足够。
二极管串列403，404，405与406是设计用于保护来自可能发生在I/O 407，Vdd或Vss的瞬变电压的核心电路。节点407相当于一输入/输出节点，对本发明的目的来说，可以知道的是，I/O也可以是单纯输入点或单纯输出点。这个四向保护电路可确保I/O、Vdd和Vss都不会太高或太低。假如I/O 407、Vdd或Vss的任一个具有一瞬变电压，则至少会有一个二极管串列将会被开启，以保护电路，并帮助回到原电压。经由小心地控制电路设计中二极管串列的开启电压，以定义允许I/O电压变动的范围。使用Vt以表示二极管串列的开启电压，可获得以下方程式VtI/O＞Vdd-Vt403[方程式4]VtI/O＜Vdd+Vt404[方程式5]VtI/O＞Vss-Vt406[方程式6]VtI/O＜Vss+Vt405[方程式7]因此，VtI/O是维持在一范围中，其中(Vdd+Vt404)或(Vss+Vt405)中较小者定义此范围的高端。(Vdd-Vt403)或(Vss-Vt406)中较大的定义此范围的低端。
请参阅图15所示，为使用本发明观点的电源分离方案的示意图。在一集成电路中，ESD可能发生于任两节点之间。因此，ESD保护电路可被用于任两节点之间。二极管串列502，504，506与508都内连接于电源电位Vdd1，Vdd2，Vss1与Vss2之间。假如静电放电使得正向瞬变电压介于Vdd2与Vdd1之间，则二极管串列502开启并放电。同样地，假如静电放电使得逆向瞬变电压介于Vdd2与Vdd1之间，则二极管串列504开启并放电。此外，二极管串列506与508是用于分别保护来自介于Vss2与Vss1间的正向与逆向瞬变现象的电路。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种半导体集成电路结构，其特征在于其至少包括一基材；复数个二极管，布置于基材中，该些二极管电性串联；至少一嵌入区，布置于该基材中，并介于该些二极管的两个二极管之间；以及一供应电压节点，电性耦接该嵌入区。
2.根据权利要求1所述的半导体集成电路结构，其特征在于其中任一该二极管包括一n+区与一p+区，并布置于该基材的一井区中。
3.根据权利要求1所述的半导体集成电路结构，其特征在于其更包括一保护环，包围该复数个二极管，其中该保护环电性耦接该供应电压节点。
4.一种半导体集成电路结构，其特征在于其至少包括一第一导电性类型的一半导体区；一第一井区，形成于该半导体区中，该第一井区经轻掺杂一第二导电性类型；一第一重掺杂n区，形成于该第一井区中；一第一重掺杂p区，形成于该第一井区中，并且和该第一n区相隔；一第二井区，形成于该半导体区中，该第二井区经轻掺杂该第二导电性类型；一第二重掺杂n区，形成于该第二井区中；一第二重掺杂p区，形成于该第二井区中，并且和该第二n区相隔；一第一嵌入区，布置于介于该第一井区与该第二井区间的该半导体区中，该第一嵌入区经重掺杂该第一导电性类型；一第三井区，形成于该半导体区中，该第三井区经轻掺杂该第二导电性类型；一第三重掺杂n区，形成于该第三井区中；一第三重掺杂p区，形成于该第三井区中，并且和该第三n区相隔；一第二嵌入区，布置于介于该第二井区与该第三井区间的该半导体区中，该第二嵌入区经重掺杂该第一导电性类型；以及一保护环区，布置于该半导体区中，并包围该第一井区、该第二井区和该第三井区，该保护环区经重掺杂该第一导电性类型。
5.根据权利要求4所述的结构，其特征在于其中所述的第一嵌入区、该第二嵌入区与该保护环区都耦接至一接地电位。
6.根据权利要求4所述的结构，其特征在于其中所述的第一n区电性耦接该第二p区，以及其中该第二n区电性耦接该第三p区。
7.根据权利要求6所述的结构，其特征在于其中所述的第一p区电性耦接第一节点，而该第三n区电性耦接一第二节点，使得该结构包括一二极管串列，用以减小该第一节点与该第二节点间的过电压差。
8.一种形成一集成电路的方法，其特征在于该方法包括形成复数个二极管于一基材中；形成至少一嵌入区于该些二极管之间；形成导线耦接串联的该些二极管；以及耦接一接地电位或电源电位至该嵌入区。
9.根据权利要求8所述的方法，其特征在于其中形成该些二极管包括形成复数个井区于该基材中，其中该些井区是由包含n井与p井之一群组中来选择；形成一n+节点于每一该井区中；以及形成一p+节点于每一该井区中。
10.根据权利要求8所述的方法，其特征在于其中所述的基材包括一p型基材，而该些井区包括n井。
11.根据权利要求8所述的方法，其特征在于其更包括形成一保护环，以及耦接该保护环至一电源电位或一接地电位。
12.根据权利要求8所述的方法，其特征在于其中形成复数个二极管包括形成至少三个二极管。
全文摘要
本发明是有关于一种静电放电保护电路的半导体结构及其形成方法，该半导体集成电路结构，包括布置于基材中的复数个二极管。这些二极管电性串联耦接。至少一嵌入区布置于两个二极管间的基材中，以及一供应电压节点电性耦接嵌入区。较佳的是，一保护环包围这些二极管。该形成集成电路的方法，包括形成复数个二极管于一基材中；形成至少一嵌入区于该些二极管之间；形成导线耦接串联的该些二极管；以及耦接一接地电位或电源电位至该嵌入区。
文档编号H01L27/02GK1710716SQ200510051270
公开日2005年12月21日 申请日期2005年3月3日 优先权日2004年6月18日
发明者黄绍璋, 李建兴 申请人:台湾积体电路制造股份有限公司