专利名称：半导体器件的制作方法
技术领域：
本发明涉及包含低介电常数膜的半导体器件。
背景技术：
由于半导体器件的微细化进展，铜布线的寄生电容变为与晶体管的输入输出电容同等的大小，成为元件动作的高速化的障碍。因此，正在积极研究引入比以往的氧化硅(SiO2，相对介电常数k4)的相对介电常数还低的绝缘膜。可是如果相对介电常数k减小，绝缘膜的机械强度恶化。以下，在本发明中，把相对介电常数k小于3.5的膜称作“低介电常数膜”。
在半导体器件封装后的热循环试验中，由于使温度例如从-65℃到150℃变化，所以低介电常数膜从树脂部分受到应力，结果有低介电常数膜剥离了的情况。低介电常数膜的机械强度越弱，剥离变得越显著。此外，如果按场所而言，则在应力集中的芯片角附近剥离显著。
一般，半导体器件的芯片如果在内部浸入水分，则器件的工作特性恶化，所以为了防止来自芯片外周侧面的水分浸入，形成称作密封环(也称作“保护环”)的图案。密封环如此设置，即，把芯片内使用的接触、布线等金属部分在上下方向排列，用金属的沟状结构把各层之间连接起来，构成如金属壁那样的结构；该结构在平面上观察为闭环状。在平面上观察，密封环从芯片的外周隔开一定间隔，成为沿着外周的四边形。
如上所述，如果低介电常数膜由于从树脂受到的应力而破坏，则裂缝进展，到达密封环。如果裂缝到达密封环，密封环就容易破坏。如果密封环破坏，水分就浸入芯片内部，在器件的动作中引起障碍。在极端的例子中，裂缝进展500μm，有时直接切断芯片内部的布线。
为了防止裂缝破坏密封环，提出有几种技术。例如，在美国专利US6,365,958B1号中公开了格子布线在上下方向重叠配置多层，把结构为上下相邻的格子布线用由金属构成的通孔连接的构件作为阻止裂缝进展的牺牲图案配置在比密封环更外侧的技术。在美国专利US5,572,067号中公开了把与从芯片的角部到中心的方向平行的下层布线和与它垂直的方向的上层布线交叉，并且彼此通过通孔连接的牺牲角结构配置在芯片角部的技术。在美国专利申请US2004/0002198A1号中公开了使用非四边形的密封环，并且在密封环的芯片角部，把下层布线和上层布线连接为格子状的虚设的金属图案配置在密封环两侧。
在特开2004-172169号公报中公开了把通过通孔连接下层布线和上层布线的增强图案或由铜构成的壁状增强图案配置在芯片的角部附近。
即使通过上述分别提出的技术，在芯片角附近配置由牺牲图案构成的构造，也无法充分防止由裂缝破坏密封环。此外，如果牺牲图案过大，也存在用于配置电路等的面积变窄的问题。
发明内容
本发明的目的在于提供能更高效、有力地防止裂缝引起的密封环破坏的半导体器件。
为了实现上述目的，本发明的半导体器件包含相对介电常数低于3.5的低介电常数膜，具有一个或一个以上的、在平面上观察为闭环形的水分遮挡壁，即密封环，密封环中的至少一个包含在芯片角附近向内成为凸状的密封环凸部。
从与附图关联理解的关于本发明的以下的详细说明，本发明的所述和其他目的、特征、方面和优点会变得更加清楚。
图1是为了说明发明者们所发现的裂缝的进展状态而表示的半导体器件的局部剖视图。
图2是为了说明发明者们所发现的裂缝的进展状态而表示的半导体器件的局部平面图。
图3是发明者们发现的裂缝的性质的第一说明图。
图4是发明者们发现的裂缝的性质的第二说明图。
图5是基于本发明的实施例1的半导体器件的局部平面图。
图6是基于本发明的实施例1的半导体器件的局部剖视图。
图7是基于本发明的实施例1的半导体器件的另一例的局部剖视图。
图8是基于本发明的实施例1的半导体器件的又一例的局部平面图。
图9是基于本发明的实施例2的半导体器件的局部平面图。
图10是基于本发明的实施例3的半导体器件的局部平面图。
图11是基于本发明的实施例4的半导体器件的局部平面图。
图12是基于本发明的实施例5的半导体器件的局部平面图。
图13是基于本发明的实施例6的半导体器件的局部平面图。
具体实施例方式
首先，在进行本发明之前，本发明者们详细验证了裂缝是怎样发生的。参照图1、图2说明该验证结果所表明的实际的裂缝的发生状态。图1给出了半导体器件的芯片角附近的剖视图。在半导体器件100的上方层叠氧化硅膜101、碳氮化硅膜102、氧化硅膜103、碳氮化硅膜104a、低介电常数膜105a、碳氮化硅膜104b、低介电常数膜105b、碳氮化硅膜104c、低介电常数膜105c、碳氮化硅膜104d、氧化硅膜106、碳氮化硅膜104e、氧化硅膜107a、氧化硅膜107b、氮化硅膜108。贯通氧化硅膜101地配置接触110。在氧化硅膜101的上方配置铜布线111。设置层间连接部分112，以便贯通低介电常数膜105a，从上面与铜布线111连接。在层间连接部分112的上方，配置埋入在低介电常数膜105a中的铜布线113。再向上重复同样的步骤，按顺序层叠配置层间连接部分114、铜布线115、层间连接部分116、铜布线117。设置层间连接部分118贯通氧化硅膜106，从上面与铜布线117连接。在层间连接部分118的上方，配置埋入氧化硅膜中的铜布线119。贯通氧化硅膜107a地设置层间连接部分120，从上面与铜布线119连接。铝布线121配置在氧化硅膜107a的上方，由氧化硅膜107b覆盖。在接近芯片边缘的地方设置穿透氧化硅膜107b和氮化硅膜108的防止氮化硅膜剥离的沟122。从接触110到铝布线121成为壁状，构成用于防止水分浸入的密封环123。
在热循环试验中，由于上方覆盖的树脂(未图示)的收缩拉拽，产生在箭头2方向的作用力。低介电常数膜的机械强度弱，所以从芯片角部为起点产生裂缝1。发明者们详细研究了低介电常数膜的裂缝，结果发现以下事实。
首先，裂缝1容易在低介电常数膜的下方的界面处发生。发明者们还发现裂缝1在多个低介电常数膜中位于最下方的低介电常数膜中发生的概率最高。
第二，明确了在平面上观察到的裂缝进展时的形状的实际形态。图2表示该半导体器件的平面图。过去都认为以芯片角4为起点的裂缝的前沿在对夹着芯片角4的2条边分别成45度角度的直线22的状态下，在箭头20的方向上进展，但是发明者们发现实际上裂缝的前沿不是单纯的直线，而是在箭头21的方向上，从折线24a的向折线24b扩展。
第三，知道了裂缝不仅如图3所示发生在低介电常数膜105a的下方的界面处，原封不动地沿着该界面前进，而且还如图4所示，当进展的前方碰到完全遮盖住低介电常数膜105a的铜布线111时，会越过铜布线111的上方，沿着低介电常数膜105b进展。
根据这些见解，得到了本发明。
(实施例1)参照图5、图6，说明本发明实施例1的半导体器件。该半导体器件是包含相对介电常数低于3.5的低介电常数膜105a、105b、105c的半导体器件，具有1个以上在平面上观察为闭环形的水分遮挡壁，即密封环123。密封环123中的至少一个包含芯片角4附近呈向内凸形状的密封环凸部10。密封环凸部10只要在芯片角4附近呈向内凸出形状就能取得基本效果，但是这里作为更优选的结构，是具有与夹着芯片角4的两个芯片侧边5、6几乎成相等的角度、且与芯片角4相对的密封环斜边9。密封环凸部10只要具有密封环斜边9就能取得基本效果，但是这里作为更优选的结构，是分别具有与夹着芯片角4的两个芯片侧边5、6平行的第一边7和第二边8。
从芯片中心观察，该半导体器件在比密封环凸部10更外侧具有用于防止裂缝进展的壁状构造物，即牺牲图案124。图6表示沿图5的VI-VI线的向视剖视图。牺牲图案124可以是没有密封环123的上部的结构，即只在与低介电常数膜105a、105b、105c的层对应的部分构筑与密封环123同样的壁的结构。应该成为防止裂缝进展的壁的牺牲图案124成为用层间连接部分上下连接多个布线层的构造。牺牲图案124中包含的各层间连接部分不是孔状的构件，而是由沟状的构件构成。
须指出的是，如图7所示，牺牲图案124可以是与密封环123相同的高度，即达到铝布线层的构造。或者也可以是例如，在图6的结构中，向上延长牺牲图案124直到与布线119的高度相同的地方的结构，即介于图6和图7之间的结构。
牺牲图案124为一个或一个以上就能取得基本效果，但是优选为多个，所以在图5的例子中，通过设置多个牺牲图案124，构成牺牲图案群3。在牺牲图案群3中，除了多个折线形状的牺牲图案124，还包含直线状的牺牲图案13。折线形状的各牺牲图案124均具有对于夹着芯片角4的芯片侧边5、6几乎成相等的角度并且与芯片角4相对的牺牲图案斜边11。越接近芯片中心，牺牲图案斜边11越长。
在本实施例中，密封环123中至少有一个的形状包含成为在芯片角4附近向内凸的形状的密封环凸部10，所以以芯片角4为起点发展的裂缝以与实际的裂缝前沿所描绘的形状较接近的形状碰到密封环22，结果，能更高效地阻止裂缝的发展。在本实施例中，密封环凸部10还具有密封环斜边9，因此密封环123以平行于进展的裂缝前沿的中央斜边部分的方式阻挡裂缝。所以密封环123使裂缝难于造成的破坏。在本实施例中，密封环凸部10具有第一边7和第二边8，所以密封环123在各处与如图2所示的折线24a、24b那样进展的裂缝平行地配置，相对于裂缝，变得更加牢固。
由于在本实施例中配置了牺牲图案124，所以从芯片角4扩展开来进展的裂缝在到达密封环123之前，先到达牺牲图案124，进展受到了阻碍。牺牲图案124是利用沟状的层间连接部分，整体形成壁状的金属制的构造物，所以即使沿着某一个低介电常数膜的下方界面进展的裂缝与牺牲图案124的某高度的布线层相遇，并波及到一个上方的低介电常数膜时，也能阻止其进一步的进展。
在本实施例中，如图5所示，设置有多个牺牲图案124，但是即使在这样设置多个牺牲图案、但裂缝破坏了一部分牺牲图案124后再向内侧进展的情况下，在裂缝到达密封环123之前，抑制住裂缝的进展的概率也提高了。在本实施例中，各牺牲图案124优选具有牺牲图案斜边11，所以牺牲图案124平行地阻挡住裂缝前沿所描绘的线。因此，牺牲图案124可更为有效地阻止裂缝的进展。而且，伴随着裂缝向芯片中心进展，如图2所示，裂缝前沿所成的斜边部分变长，如果象本实施例的半导体器件那样，牺牲图案斜边11配置为越接近芯片中心越长，则伴随着裂缝进展，陆续地与相对于裂缝前沿的斜边变得更长的牺牲图案斜边11相遇，所以能更有效地阻止裂缝的进展。
在图5所示的优选的结构中，裂缝到达密封环123的情况局限于全部牺牲图案124都被破坏之后，所以能最有效地利用配置在被限制的面积中的牺牲图案124的作用。
须指出的是，在图5所示的例子中，牺牲图案群3包含多个直线状的牺牲图案13和多个折线状的牺牲图案124，但是代替牺牲图案群3，也可以如图8所示只平行配置多个直线状的牺牲图案13的牺牲图案群14。这时，进展的裂缝的前沿所描画的线并不一定与牺牲图案的形状完全一致，但是通过由多个牺牲图案13陆续阻挡进展的裂缝，从而能取得阻止进展的效果，而且具有设计容易的优点。牺牲图案13也具有牺牲图案斜边11。
在由密封环凸部10包围的区域内，代替牺牲图案群，只配置1个直线状的牺牲图案13的结构、只配置1个折线状的牺牲图案124的结构、只配置一个直线状的牺牲图案13和1个折线状的牺牲图案124组合的结构也在本发明的技术范围内，虽然与上述的例子相比，抑制裂缝进展的效果减小。
须指出的是，尽管牺牲图案群3中包含的多个牺牲图案124优选配置为越是接近芯片中心的牺牲图案，其斜边越长，但是并不局限于按照该顺序排列牺牲图案群3中包含的全部牺牲图案124。即使只有牺牲图案群3中包含的多个牺牲图案124中的一部分按照该顺序排列，也能取得一定程度的效果。因此，可以说关于多个牺牲图案中的至少一部分，优选配置为越接近芯片中心，其斜边越长。
(实施例2)参照图9说明本发明实施例2的半导体器件。在该半导体器件中，从芯片中心观察在从密封环凸部10更外侧的区域内配置由多个牺牲图案构成的牺牲图案群12。牺牲图案群12包含闭环状的牺牲图案23。在图9所示的例子中，特别优选牺牲图案群12包含多个闭环状的牺牲图案23，多个闭环状的牺牲图案23配置为同心状。牺牲图案群12中包含的牺牲图案在密封环123附近变为与密封环123平行。牺牲图案群12中包含的多个牺牲图案中接近芯片角4的那部分牺牲图案成为直线状的牺牲图案13。其他部分的结构与实施例1中说明的结构相同。
在本实施例中，由于包含闭环状的牺牲图案23，所以能防止水分向由牺牲图案23包围的区域的浸入。与氧化硅膜相比，水分非常容易浸透低介电常数膜。如果水分浸透低介电常数膜，则机械强度进一步恶化，但是在闭环状的牺牲图案23的内部，只要牺牲图案23未被破坏，水分就不侵入，所以能防止低介电常数膜的机械强度的恶化，能抑制裂缝的进展。尤其当多个闭环状的牺牲图案23配置为同心状时，通过最外侧的牺牲图案23能统一使宽的范围成为水分不浸入的区域，所以是优选的。即使外侧的闭环状的牺牲图案被破坏，如果在内侧还剩下一个或一个以上闭环状的牺牲图案，就能防止水分的浸入一部分区域。
须指出的是，在本实施例中，半导体器件具有牺牲图案群12，但是代替牺牲图案群12，即使只配置一个闭环状的牺牲图案，也能取得一定程度的效果，虽然与上述的例子相比，效果较差。
(实施例3)参照图10说明本发明实施例3的半导体器件。该半导体器件相当于在实施例1中图8所示的例子中设置两重密封环。即，该半导体器件具有密封环123a和密封环123b。从芯片中心观察，在密封环123a的外侧配置平行配置有多个直线状牺牲图案13的牺牲图案群14。各牺牲图案13配置为与夹着芯片角4的2个芯片侧边5、6几乎成相等角度，并且与芯片角4相对。
在本实施例中，密封环为多重，所以能把在裂缝进展时最接近芯片中心一侧的密封环破坏而对器件的动作带来障碍的概率抑制在很低。
在本实施例中，密封环为2重，但是并不局限于2重，可以为3重或3重以上。不过，有必要注意，若密封环的数量增加，则密封环内部能利用的面积将减少。在本实施例中，表示的是在图8的例子中把密封环做成多重的结构，但是同样的思路也能应用于其他结构。例如，在图5、图9的例子中，也可以把密封环形成为多重。在后面描述的图11～图13的例子中，密封环也可以为多重。
(实施例4)参照图11说明本发明实施例4的半导体器件。该半导体器件具有由多个牺牲图案构成的牺牲图案群17。牺牲图案群17包含由具有相对于夹着芯片角4的两个芯片侧边5、6几乎成相等的角度、并且与芯片角4相对的牺牲图案斜边11的多个牺牲图案13构成的内部牺牲图案群16；配置为从外侧包围内部牺牲图案群16的L字形牺牲图案15，该牺牲图案15包含分别与夹着芯片角4的两个芯片侧边5、6平行、大致成L字形的2边。
在本实施例中，由于具有L字形牺牲图案15，所以在把晶片划片时，即使在端面5、6发生初始裂缝，也能通过L字形牺牲图案15将其抑制在某程度上。如果该初始裂缝成为起点，在热循环试验中，裂缝向芯片中心进展时，内部牺牲图案群16中包含的多个牺牲图案13抑制裂缝的进展。通过这样组合L字形牺牲图案15和内部牺牲图案群16，对抑制裂缝的进展是有效的。此外，在图11的例子中，L字形牺牲图案15为1条，但也可以把L字形牺牲图案15作成2重或2重以上。此外，图11的例子是把L字形牺牲图案15组合在图8的例子中的结构，但是对于其他实施例也可以组合L字形牺牲图案。
(实施例5)参照图12说明本发明实施例5的半导体器件。该半导体器件相当于在实施例1中图8所示的例子中追加外部密封环25的结构。即该半导体器件具有由多个牺牲图案13构成的牺牲图案群14，但还具有在平面上观察成为闭环形的水分遮挡壁，即外部密封环25，从而从比该牺牲图案群14更外侧包围牺牲图案群14和密封环123。在图12中只示出了半导体器件的一部分，但是在未图示的部分也连接有外部密封环25，其沿着半导体器件全体的外形线配置为闭环形。
在本实施例中，具有外部密封环25，所以在把晶片划片时，即使在芯片侧边5、6产生初始裂缝，也能通过外部密封环25在某程度上抑制裂缝。因此，能取得与实施例4同样的效果。外部密封环25也具有保护其内侧的区域不受水分浸入的作用，所以能防止由于水分浸入而使内侧区域的机械强度比外部密封环25更低。
须指出的是，在图12的例子中，外部密封环25包围着牺牲图案群14和密封环123，但是代替牺牲图案群14，即使只设置一个牺牲图案时，同样也可以设置外部密封环。
须指出的是，在图12的例子中，外部密封环25为一个，但是外部密封环25也可以为2重或2重以上。此外，图12的例子是在图8的例子中组合外部密封环25的结构，但是也可以对其他实施例组合外部密封环。
(实施例6)参照图13说明本发明实施例6的半导体器件。该半导体器件具有牺牲图案群19。该半导体器件相当于在图12的例子中把牺牲图案群14置换为牺牲图案群19。牺牲图案群19与牺牲图案群14相似，但是包含彼此连接的连接层18。牺牲图案群19基本上是各牺牲图案的集合。在图13的例子中，牺牲图案群19是集合多个直线状的牺牲图案26构成的。在厚度方向观察，牺牲图案26包含多个布线层，但是如图13的例子中，在这样存在多个的布线层中的至少一层中将牺牲图案26之间彼此连接。把连接牺牲图案彼此间的层称作“连接层”18。牺牲图案群19可以说是通过连接层18相互连接的状态的牺牲图案26的集合体。
在本实施例中，牺牲图案26彼此间通过连接层18相互连接，所以作为牺牲图案群19全体能提高强度，对抗裂缝进展的能力有进一步的提高。
如图13所示的例子那样，连接层18在平面上观察成为网格状。据此，能有效地提高整体的强度。须指出的是，连接层可以只是一层，也可以是多层。
此外，上述所有实施例的共同点是以优选遮蔽低介电常数膜中位于最下层的低介电常数膜的方式配置牺牲图案。所谓“低介电常数膜中位于最下层的低介电常数膜”，当只有1层低介电常数膜时，指的就是这一层。裂缝容易发生在低介电常数膜中的最下层，所以如果配置牺牲图案以遮蔽低介电常数膜中位于最下层的低介电常数膜，则与在图3中裂缝沿着低介电常数膜的下方的界面进展的末尾到达密封环123的现象相同的现象会在裂缝和牺牲图案之间发生。即，除了抑制裂缝的进展，其效果还特别显著。优选配置牺牲图案来遮蔽低介电常数膜中位于最下层的低介电常数膜的下方界面。
在包含多个低介电常数膜的半导体器件中，本发明也能取得显著的效果。在包含多个低介电常数膜的半导体器件中，优选以遮蔽全部多个低介电常数膜的方式配置牺牲图案。如参照图4所述，裂缝在进展中一到达布线层，就会跑到上面的一层上继续前进。可是，如果配置牺牲图案使之遮蔽多个低介电常数膜中每一层，则即使裂缝发展到上方的一层，也能有效地抑制，因此优选这种结构。
作为上述实施例的共同点，优选在平面上观察与密封环分离地配置牺牲图案。上述图示的任何牺牲图案都是在平面上观察与密封环分离地配置的，据此，即使牺牲图案发生破坏剥离，也能降低被该剥离部分的位移拉拽而使密封环也剥离的情况发生的概率。
须指出的是，在所述各实施例中，在提到密封环斜边9、牺牲图案斜边11等的形位时，使用“相对于夹着芯片角4的芯片侧边5、6几乎成相等的角度”的表现方式，但是它不仅包括当芯片角4为直角时，相对于两个芯片侧边5、6分别成45度的形态，也包含成40～50度的角度的情况。即也包含相对于芯片侧边5倾斜40度、相对于芯片侧边6倾斜50度的状况。可是，最优选对于芯片侧边5、6双方几乎成45度角的情况。这是因为如果那样，能准确地从正面面对正在进展的裂缝。
虽然详细说明了本发明，但是这只是例示，并不成为限定，应该明确理解本发明的宗旨和范围由所附的权利要求书所限定。
权利要求
1.一种半导体器件，包含相对介电常数低于3.5的低介电常数膜，其特征是具有一个或一个以上的、在平面上观察成闭环形状的水分遮挡壁的密封环；所述密封环中的至少一个包含有在芯片角附近成为向内凸形状的密封环凸部。
2.根据权利要求1所述的半导体器件，其特征是所述密封环凸部具有相对于夹着所述芯片角的两个芯片的侧边几乎成相等的角度、且与所述芯片角相对的密封环斜边。
3.根据权利要求2所述的半导体器件，其特征是所述密封环凸部具有分别与夹着所述芯片角的两个芯片的侧边平行的第一边和第二边。
4.根据权利要求1所述的半导体器件，其特征是从芯片中心观察，在比所述密封环凸部更外侧设置用于防止裂缝进展的壁状构造物的牺牲图案。
5.根据权利要求4所述的半导体器件，其特征是所述牺牲图案具有相对于夹着所述芯片角的两个芯片的侧边几乎成相等的角度、且与所述芯片角相对的牺牲图案斜边。
6.根据权利要求4所述的半导体器件，其特征是所述牺牲图案是闭环状的牺牲图案。
7.根据权利要求4所述的半导体器件，其特征是具有包含多个所述牺牲图案的牺牲图案群。
8.根据权利要求7所述的半导体器件，其特征是所述牺牲图案群中包含的多个牺牲图案分别具有相对于夹着所述芯片角的两个芯片的侧边几乎成相等的角度、并与所述芯片角相对的牺牲图案斜边。
9.根据权利要求8所述的半导体器件，其特征是所述多个牺牲图案中的至少一部分被配置为越接近芯片中心的所述牺牲图案的斜边越长。
10.根据权利要求7所述的半导体器件，其特征是所述牺牲图案群包含闭环状的牺牲图案。
11.根据权利要求7所述的半导体器件，其特征是所述牺牲图案群包含多个闭环状的牺牲图案，所述多个闭环状的牺牲图案配置为同心状。
12.根据权利要求7所述的半导体器件，其特征是所述牺牲图案群包括具有相对于夹着所述芯片角的两个芯片侧边几乎成相等的角度、并与所述芯片角相对的牺牲图案斜边的内部牺牲图案群；以及配置为L字形牺牲图案，该L字形牺牲图案从外侧包围所述内部牺牲图案群，包含分别与夹着所述芯片角的两个芯片侧边平行的两边，为L字形。
13.根据权利要求7所述的半导体器件，其特征是所述多个牺牲图案包含彼此连接的连接层。
14.根据权利要求13所述的半导体器件，其特征是所述连接层在平面上观察成网格状。
15.根据权利要求4所述的半导体器件，其特征是所述牺牲图案配置为遮蔽所述低介电常数膜中的最下层。
16.根据权利要求4所述的半导体器件，其特征是包含多个所述低介电常数膜，所述牺牲图案配置为遮蔽所述全部多个低介电常数膜。
17.根据权利要求4所述的半导体器件，其特征是具有从所述牺牲图案更外侧包围所述牺牲图案和所述密封环，在平面上观察成为闭环形的水分遮挡壁的外部密封环。
18.根据权利要求4所述的半导体器件，其特征是在平面上观察与所述密封环分离地配置所述牺牲图案。
全文摘要
一种半导体器件，包含相对介电常数低于3.5的低介电常数膜，具有一个或一个以上的在平面上观察成闭环形状的水分遮挡壁，即密封环(123)，密封环(123)中的至少一个包含有在芯片角(4)附近成为向内凸形状的密封环凸部(10)。
文档编号H01L27/04GK1747167SQ20051009885
公开日2006年3月15日 申请日期2005年9月9日 优先权日2004年9月10日
发明者古泽健志, 三浦典子, 后藤欣哉, 松浦正纯 申请人:株式会社瑞萨科技