专利名称：显示器用存储单元、像素结构以及存储单元的制造方法
技术领域：
本发明涉及一种存储单元(memory cell)及其制造方法，且特别涉及一种能够于玻璃基板上制作之金属-氧化物-氮化物-氧化物-多晶硅形态(Metal-Oxide-Nitride-Oxide-Poly Silicon，MONOS)之存储单元(memorycell)。
背景技术：
由于液晶显示器与有机发光二极管显示器具有轻、薄、短、小的优点，因此在过去二十年中，逐渐成为携带用终端系统的显示工具，尤其是扭转向列型液晶显示器(TN-LCD)、超扭转向列型液晶显示器(STN-LCD)、薄膜晶体管液晶显示器(TFT-LCD)与有机发光二极管显示器(OLED)，已成为人们不可或缺的日常用品。在一般常见的薄膜晶体管液晶显示器中，其像素主要是由一个薄膜晶体管、储存电容以及像素电极所构成。写入于各像素中的图像数据会储存于储存电容中，且每个图框时间(frame)都会被更新一次，因此这种架构之薄膜晶体管液晶显示器的功率消耗很高。
目前许多可携式电子产品中，其液晶显示器在大部分的时间是用来显示静态图像(static image)，因此像素中所储存的图像数据没有必要一直更新。在此情况下，若将存储器(memory)，如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)埋设于各个像素中，将可大幅地降低液晶显示器之功率消耗。
图1为公知像素结构的电路图。请参照图1，公知用以显示静态画面的像素结构100包括薄膜晶体管110、液晶电容120、存储器控制电路130以及静态随机存取存储器140。其中，薄膜晶体管110之栅极G与扫描线SL电连接，而薄膜晶体管110之源极S与数据线DL电连接，且薄膜晶体管110之漏极D与液晶电容120电连接。此外，薄膜晶体管110之漏极D可通过存储器控制电路130与静态随机存取存储器140电连接，以使得从数据线DL输入至液晶电容120之图像信号能够通过存储器控制电路130而储存于静态随机存取存储器140中。
在显示静态图像的情况下，由于静态随机存取存储器140可维持液晶电容120之电压差，而不需持续作数据更新的动作，因此功率消耗可大幅降低。然而，一般的静态随机存取存储器140是由四个薄膜晶体管T1所构成，而存储器控制电路130是由两个薄膜晶体管T2所构成，这些薄膜晶体管T1、T2将使得像素结构100中的电路布局变得十分拥挤，且这些薄膜晶体管T1、T2对于像素结构100的开口率(aperture ratio)会有严重的影响，因此像素结构100通常只能应用在反射式液晶显示面板(reflectiveLCD panel)中，而无法应用在穿透式液晶显示面板(transmissive LCD panel)中。
发明内容
鉴于上述情况，本发明的目的就是提供一种能够整合于低温多晶硅薄膜晶体管(LTPS-TFT)中之存储单元。
本发明的另一目的就是提供一种功率消耗很低之像素结构。
本发明的再一目的就是提供一种能够与低温多晶硅薄膜晶体管工艺(LTPS-TFT manufacturing process)整合之存储单元的制造方法。
为达上述或其它目的，本发明提出一种存储单元，此存储单元适于设置于基板上，且此存储单元包括岛状多晶硅层(poly-island)、第一介电层、阻陷层、第二介电层以及控制栅极。其中，岛状多晶硅层设置于基板上，且岛状多晶硅层包括源极掺杂区、漏极掺杂区以及位于源极掺杂区与漏极掺杂区之间的通道区。第一介电层设置于岛状多晶硅层上，阻陷层设置于第一介电层上，而第二介电层设置于阻陷层上，且控制栅极设置于第二介电层上。
为达上述或其它目的，本发明提出一种像素结构，此像素结构适于与扫描线以及数据线电连接，且此像素结构包括主动元件、像素电极、控制电路以及一个或多个上述之存储单元(如单一存储单元或是存储单元阵列)。其中，像素电极通过主动元件与扫描线以及数据线电连接，而存储单元电连接于控制电路与像素电极之间。承上所述，主动元件例如为薄膜晶体管。另外，控制电路例如是由一个或是多个薄膜晶体管所构成。
在本发明一实施例中，源极掺杂区与漏极掺杂区为N型掺杂区。
在本发明一实施例中，第一介电层之材质可为二氧化硅，阻陷层之材质可为氮化硅，而第二介电层之材质可为二氧化硅。
在本发明一实施例中，控制栅极可位于通道区的上方。而在本发明另一实施例中，控制栅极可位于通道区、源极掺杂区之部分区域以及漏极掺杂区之部分区域的上方。
在本发明一实施例中，岛状多晶硅层可还包括位于通道区与漏极掺杂区之间的电荷诱发掺杂区(charge induced doped region)，且此电荷诱发掺杂区位于控制栅极下方。此外，电荷诱发掺杂区的宽度例如小于或等于通道区的宽度，且电荷诱发掺杂区例如为P型掺杂区。
在本发明一实施例中，存储单元可还包括设置于基板与岛状多晶硅层之间的缓冲层。
在本发明一实施例中，存储单元可还包括源极接触金属以及漏极接触金属，其中源极接触金属与源极掺杂区电连接，且漏极接触金属与漏极掺杂区电连接。
为达上述或其它目的，本发明提出一种存储单元的制造方法，其包括下列步骤。首先，于基板上形成岛状多晶硅层，其中岛状多晶硅层包括源极掺杂区、漏极掺杂区以及位于源极掺杂区与漏极掺杂区之间的通道区。接着，于岛状多晶硅层上依次形成第一介电层、阻陷层以及第二介电层。之后，于第二介电层上形成控制栅极。
在本发明一实施例中，岛状多晶硅层的形成方法包括下列步骤。首先，于基板上形成非晶硅层，接着通过热退火工艺使非晶硅层再结晶(re-crystallize)成多晶硅层。之后，图案化多晶硅层，并对多晶硅层进行掺杂，以形成源极掺杂区、漏极掺杂区以及通道区。承上所述，热退火工艺例如是准分子激光热退火工艺(ELA process)；源极掺杂区与漏极掺杂区的形成方法例如是对多晶硅层进行N型掺杂。
在本发明一实施例中，可进一步于该通道区与漏极掺杂区之间形成电荷诱发掺杂区，其中电荷诱发掺杂区位于控制栅极下方。
在本发明一实施例中，电荷诱发掺杂区的形成方法例如是对多晶硅层进行P型掺杂。
在本发明一实施例中，可进一步于基板与岛状多晶硅层之间形成缓冲层。
在本发明一实施例中，亦可进一步形成源极接触金属以及漏极接触金属，其中源极接触金属与源极掺杂区电连接，且漏极接触金属与漏极掺杂区电连接。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举本发明之较佳实施例，并配合附图，作详细说明如下。
图1为公知像素结构的电路图。
图2为本发明之像素结构的电路图。
图3A与图3B为本发明第一实施例中存储单元的示意图。
图4A至图4E为图3A中之存储单元的制作流程示意图。
图5A与图5B为本发明第二实施例中存储单元的示意图。
图6A至图6E为图5A中之存储单元的制作流程示意图。
图7A、图7B与图7C为本发明第三实施例中存储单元的示意图。
图8A至图8E为图7A中之存储单元的制作流程示意图。
图9为本发明之存储单元的ID-VG关系图。
图10为本发明之存储单元在进行“编程”与“抹除”时的能带示意图。
图11为本发明之存储单元的启始电压-编程/抹除时间关系图。
图12为本发明之存储单元的启始电压-编程/抹除次数关系图。
主要元件标记说明100像素结构110、T、T1、T2薄膜晶体管120液晶电容130存储器控制电路140静态随机存取存储器200像素结构210主动元件220像素电极230控制电路232、234控制线240存储单元300、300’、300”存储单元310岛状多晶硅层312源极掺杂区域314漏极掺杂区域316通道区320第一介电层330阻陷层340第二介电层350控制栅极
360缓冲层370保护层380源极接触金属390漏极接触金属COM共用电极CLC液晶电容VCOM电压VDATA图像数据A基板C1、C2接触窗SL扫描线DL资料线G栅极S源极D漏极具体实施方式
图2为本发明之像素结构的电路图。请参照图2，本发明之像素结构200适于与扫描线SL以及数据线DL电连接，且像素结构200包括主动元件210、像素电极220、控制电路230以及存储单元240。其中，像素电极220通过主动元件210与扫描线SL以及数据线DL电连接，而存储单元240电连接于控制电路230与像素电极220之间。在本发明中，主动元件210例如为薄膜晶体管，控制电路230例如是由一个或是多个薄膜晶体管T所构成，而存储单元240例如是单一存储单元或是任何形态之存储单元阵列(memory cell array)。
由图2可知，与主动元件210电连接之像素电极220通常会设置于对向基板(如彩色滤光片)的下方，且液晶层会填充于像素电极220与共用电极COM之间，以使得像素电极220、耦接至电压VCOM之共用电极COM以及二者之间的液晶层构成液晶电容CLC。
同样请参照图2，除了薄膜晶体管T之外，控制电路230还包括控制线232与控制线234，其中控制线232与薄膜晶体管T的栅极电连接，控制线234与薄膜晶体管T的源极，而薄膜晶体管T的漏极则会与存储单元240电连接。
由图2可知，当高电压VGH施加于扫描线SL上时，主动元件210会呈现开启的状态，此时，图像数据VDATA会经由数据线DL与主动元件210写至像素电极220上。在图像数据VDATA写至像素电极220的同时，通过控制线323、控制线324以及薄膜晶体管T的控制，存储单元240会处于可被写入的状态，因此图像数据VDATA亦会通过数据线而储存于存储单元240中。另一方面，当像素结构200用以显示静态图像时，其像素电极220的电压电平可通过存储单元240内所储存的图像数据VDATA来维持。换言之，通过控制线323、控制线324以及薄膜晶体管T的控制，像素电极220的电压电平会与图像数据VDATA相同，以避免图像质量劣化。如此一来，本发明便不需在每个图框时间(frame by frame)都通过扫描线SL与数据线DL做数据更新。
本发明将举出多种存储单元，并以实施例进行说明如下，由于本发明之存储单元系将氧化物-氮化物-氧化物结构(Oxide-Nitride-Oxide)整合于低温多晶硅薄膜晶体管内，因此本发明所举出的多种存储单元皆可与现有之低温多晶硅薄膜晶体管的工艺整合。换言之，若施加于控制栅极之电压不足以进行“编程”或“抹除”时，下述之存储单元结构仍可用来当作薄膜晶体管使用。
第一实施例图3A与图3B为本发明第一实施例中存储单元的示意图。请参照图3A，本实施例之存储单元300适于设置于基板A上，而基板A例如为玻璃基板或是其它透明基板。本实施例之存储单元300包括岛状多晶硅层310、第一介电层320、阻陷层330、第二介电层340以及控制栅极350。其中，岛状多晶硅层310设置于基板A上，且岛状多晶硅层310包括源极掺杂区312、漏极掺杂区314以及位于源极掺杂区312与漏极掺杂区314之间的通道区316。第一介电层320设置于岛状多晶硅层310上，阻陷层330设置于第一介电层320上，而第二介电层340设置于阻陷层330上，且控制栅极350设置于第二介电层340上。以下将分别针对存储单元300中的各个构件进行详细之说明。
在本实施例中，岛状多晶硅层310中之源极掺杂区312以及漏极掺杂区314为掺杂浓度较高之N型掺杂区(N+)，而岛状多晶硅层310中之通道区316为掺杂浓度较低之N型掺杂区(N-)。
在本实施例中，第一介电层320可被视为电荷遂穿层(chargetunneling layer)，而第一介电层320之材质例如是二氧化硅或其它能够被电荷遂穿过之介电材料，且其厚度例如为150埃左右。阻陷层330可被视为电荷储存层(charge storage layer)，而阻陷层330之材质例如是氮化硅或是其它具有电荷阻陷能力之薄膜，且其厚度例如为250埃左右。此外，第二介电层340可被视为电荷阻挡层(chargeblocking layer)，而第二介电层340之材质例如是二氧化硅或其它能够防止电荷注入之介电材料，且其厚度例如为300埃左右。
如图3A所示，为了避免基板A中的杂质(impurities)扩散至岛状多晶硅层310中，本实施例之存储单元300可还包括设置于基板A与岛状多晶硅层310之间的缓冲层360。为了有效地阻挡来自于基板A中的杂质，缓冲层360可以是氮化硅薄膜或是其它具有杂质阻障效果之薄膜。
请参照图3，为了提高存储单元300的元件信赖性，本实施例之存储单元300可还包括保护层370，以覆盖住岛状多晶硅层310、第一介电层320、阻陷层330、第二介电层340以及控制栅极350。承上所述，保护层370之材质例如是氧化硅、氮化硅，或该等材质之组合。
值得注意的是，为了能够顺利地施加电压于极掺杂区312以及漏极掺杂区314，本实施例之存储单元300可还包括源极接触金属380以及漏极接触金属390，其中源极接触金属380与源极掺杂区312电连接，且漏极接触金属390与漏极掺杂区316电连接。具体而言，第一介电层320、阻陷层330、第二介电层340以及保护层370中具有接触窗C1与接触窗C2。因此，源极接触金属380可通过接触窗C1与源极掺杂区312电连接，而漏极接触金属390可通过接触窗C2与漏极掺杂区316电连接。
由图3A与图3B可清楚得知，在本实施例之存储单元300中，控制栅极350位于通道区316的上方，且控制栅极350未与源极掺杂区312以及漏极掺杂区316重叠(overlap)。换言之，本实施例之控制栅极350的宽度W1等于通道区316的长度L。
值得注意的是，上述之岛状多晶硅层310、第一介电层320、阻陷层330、第二介电层340以及控制栅极350已构成了一个能够操作之存储单元(workable memory cell)，而缓冲层360、保护层370、源极接触金属380以及漏极接触金属390皆属于选择性之构件，所属技术领域的技术人员在参照本发明之内容后，当可作适当的增删与变动，但这些增删与更动仍应属于本发明所涵盖之范畴。
当存储单元300在进行编程动作(program action)时，控制电极350会被施以一高电压(如40伏特)，而具有高电压的控制栅极350会牵引来自于通道区316中之电子(electron)，使电子隧穿过第一介电层320，进而被阻陷于阻陷层330中。另一方面，当存储单元300在进行抹除动作(erase action)时，控制电极350会被施以一低电压(如-20伏特)，而具有低电压的控制栅极350会通过斥力将电子从阻陷层330中推出，或是牵引来自于通道区316中之空穴(hole)，使空穴隧穿过第一介电层320，进而与原先被阻陷于阻陷层330中的电子再结合(recombine)。
图4A至图4E为图3A中之存储单元的制作流程示意图。请参照图4A，提供基板A，并于基板A上形成非晶硅层310a。在本实施例中，非晶硅层310a例如是通过化学气相沉积(CVD)来形成。值得注意的是，本实施例在形成非晶硅层310a之前，可选择性地形成缓冲层(图中未表示)，以阻挡来自于基板A之杂质。
请参照图4B，在形成非晶硅层310a之后，接着利用热退火工艺(annealing process)使基板A上之非晶硅层310a熔融，并再结晶成多晶硅层310b。在本实施例中，热退火工艺例如是准分子激光热退火工艺(excimer laser annealing process，ELA process)。
请参照图4C，在形成多晶硅层310b之后，接着图案化多晶硅层310b，并对图案化之后的多晶硅层310b进行掺杂，以形成具有源极掺杂区312、漏极掺杂区314以及通道区316之岛状多晶硅层310。
请参照图4D，在形成岛状多晶硅层310之后，接着于岛状多晶硅层310上依次形成第一介电层320、阻陷层330以及第二介电层340。在本实施例中，第一介电层320、阻陷层330以及第二介电层340例如是通过化学气相沉积来形成。
请参照图4E，在形成第二介电层340之后，接着于该第二介电层340上形成控制栅极350。之后，图案化第一介电层320、阻陷层330以及第二介电层340，以使部分的源极掺杂区312与漏极掺杂区314暴露出来。最后，在被暴露出之源极掺杂区312与漏极掺杂区314上分别形成源极接触金属380与漏极接触金属390。
值得注意的是，在图案化第一介电层320、阻陷层330以及第二介电层340之前，本实施例可先形成保护层(图中未表示)，以覆盖住控制栅极350。
第二实施例图5A与图5B为本发明第二实施例中存储单元的示意图。请同时参照图5A与图5B，本实施例之存储单元300’与第一实施例类似，但二者之主要差异在于本实施例之控制栅极350’是位于源极掺杂区312之部分区域漏极掺杂区314之部分区域以及通道区316的上方。换言之，本实施例之控制栅极350’的宽度W2会大于通道区316的长度L。
在本实施例之存储单元300’，由于控制栅极350’会部分重叠于源极掺杂区312以及漏极掺杂区314上，且源极掺杂区312以及漏极掺杂区314中的掺质(dopant)浓度较高于通道区316，因此与第一实施例相比较，本实施例之存储单元300’具有较佳的编程与抹除能力。
图6A至图6E为图5A中之存储单元的制作流程示意图。请参照图6A至图6E，本实施例之存储单元300’的制作流程与第一实施例相似，但二者主要之差异在于本实施例所制作出的控制栅极350’(如图6E所示)，其宽度W2会大于通道区316的长度L。
第三实施例图7A、图7B与图7C为本发明第三实施例中存储单元的示意图。请同时参照图7A、图7B与图7C，本实施例之存储单元300”与第一实施例类似，但二者之主要差异在于本实施例之岛状多晶硅层310还包括位于通道区316与漏极掺杂区314之间的电荷诱发掺杂区318，且此电荷诱发掺杂区318位于控制栅极350’下方。
由图7B与图7C可知，电荷诱发掺杂区318的宽度W3小于通道区316的宽度W4(如图7B所示)，或是等于通道区316的宽度W4(如图7C所示)，且电荷诱发掺杂区318例如为P型掺杂区。值得注意的是，由于电荷诱发掺杂区318为P型掺杂区而漏极掺杂区314为N型掺杂区，因此电荷诱发掺杂区318与漏极掺杂区314之间的P-N接合(P-N junction)可使本实施例之存储单元300”具有较佳的编程与抹除能力。
图8A至图8E为图7A中之存储单元的制作流程示意图。请参照图8A至图8E，本实施例之存储单元300”的制作流程与第二实施例相似，但二者主要之差异在于本实施例会进一步于通道区316与漏极掺杂区314之间制作出电荷诱发掺杂区318(如图8E所示)。
图9至图12分别为本发明之存储单元的特性曲线。首先请参照图9，其为本发明之存储单元的ID-VG关系图。在图9中，本发明施加20伏特的电压于控制栅极上以进行编程的动作，而施加-40伏特的电压于控制栅极上以进行抹除的动作。由图9中可清楚得知，在编程与抹除的过程中，次启始摆动(sub-threathold swing)是维持不变的，因此可推论存储单元的启始电压偏移(threathold voltage shift)是因为电荷被阻陷于阻陷层中所导致，而不是因为存储单元劣化所导致。
图10为本发明之存储单元在进行“编程”“抹除”时的能带示意图。请参照图10，当存储单元在进行“编程”动作时，来自于岛状多晶硅层310的电子会隧穿过第一介电层320，并且被阻陷于阻陷层330中。当存储单元在进行“抹除”动作时，被阻陷于阻陷层330中之电子会被推出，或是来自于通道区316中之空穴会隧穿过第一介电层320，而与原先被阻陷于阻陷层330中的电子再结合(recombine)。值得留意的是，第二介电层340可有效地防止来自于控制栅极350的电荷注入阻陷层330中。
图11为本发明之存储单元的启始电压-编程/抹除时间关系图。请参照图11，当本发明分别施加20伏特以及-40伏特的电压于控制栅极上，且所施加电压持续的时间为0.01秒时，启始电压裕度(threathold voltage window)约为1.5伏特，而此电压差异(1.5伏特)足以用来定义逻辑存储电路(logic memory circuit)的“0”与“1”。
图12为本发明之存储单元的启始电压-编程/抹除次数关系图。请参照图12，当本发明分别施加20伏特以及-40伏特的电压于控制栅极上(所施加电压持续的时间为0.01秒)以进行“编程”与“抹除”的动作，并重复10000次的编程/抹除之后，启始电压裕度仍可维持在1.5伏特左右。
综上所述，在本发明至少具有下列优点1.本发明可整合于低温多晶硅液晶显示面板的工艺中，以制作出具有嵌入式存储单元(embedded memory cell)之像素结构。
2.本发明之存储单元可有应用于穿透式、反射式与半穿透半反射式之低温多晶硅液晶显示面板中，不会有开口率低落的问题。
3.本发明可大幅减少像素结构中所需的薄膜晶体管数量，以进一步改善面板的开口率。
4.本发明之像素结构适于显示静态图像，且在显示静态图像期间，其功率消耗很低。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种存储单元，适于设置于基板上，其特征是该存储单元包括岛状多晶硅层(poly-island)，设置于该基板上，其中该岛状多晶硅层包括源极掺杂区、漏极掺杂区以及位于该源极掺杂区与该漏极掺杂区之间的通道区；第一介电层，设置于该岛状多晶硅层上；阻陷层，设置于该第一介电层上；第二介电层，设置于该阻陷层上；以及控制栅极，设置于该第二介电层上。
2.根据权利要求1所述之存储单元，其特征是该源极掺杂区与该漏极掺杂区为N型掺杂区。
3.根据权利要求1所述之存储单元，其特征是该第一介电层之材质为二氧化硅，该阻陷层之材质为氮化硅，而该第二介电层之材质为二氧化硅。
4.根据权利要求1所述之存储单元，其特征是该控制栅极位于该通道区的上方。
5.根据权利要求1所述之存储单元，其特征是该控制栅极位于该通道区、该源极掺杂区之部分区域以及该漏极掺杂区之部分区域的上方。
6.根据权利要求1所述之存储单元，其特征是该岛状多晶硅层还包括位于该通道区与该漏极掺杂区之间的电荷诱发掺杂区，且该电荷诱发掺杂区位于该控制栅极下方。
7.根据权利要求6所述之存储单元，其特征是该电荷诱发掺杂区的宽度小于或等于该通道区的宽度。
8.根据权利要求6所述之存储单元，其特征是该电荷诱发掺杂区为P型掺杂区。
9.根据权利要求1所述之存储单元，其特征是还包括缓冲层，设置于该基板与该岛状多晶硅层之间。
10.根据权利要求1所述之存储单元，其特征是还包括源极接触金属，与该源极掺杂区电连接；以及漏极接触金属，与该漏极掺杂区电连接。
11.一种像素结构，适于与扫描线以及数据线电连接，其特征是该像素结构包括主动元件；像素电极，通过该主动元件与该扫描线以及该数据线电连接；控制电路；存储单元，电连接于该控制电路与该像素电极之间，其中该存储单元包括岛状多晶硅层，设置于该基板上，其中该岛状多晶硅包括源极掺杂区、漏极掺杂区以及位于该源极掺杂区与该漏极掺杂区之间的通道区；第一介电层，设置于该岛状多晶硅层上；阻陷层，设置于该第一介电层上；第二介电层，设置于该阻陷层上；以及控制栅极，设置于该第二介电层上。
12.根据权利要求11所述之像素结构，其特征是该主动元件包括薄膜晶体管。
13.根据权利要求11所述之像素结构，其特征是该控制电路包括薄膜晶体管。
14.根据权利要求11所述之像素结构，其特征是该源极掺杂区与该漏极掺杂区为N型掺杂区。
15.根据权利要求11所述之像素结构，其特征是该第一介电层之材质为二氧化硅，该阻陷层之材质为氮化硅，而该第二介电层之材质为二氧化硅。
16.根据权利要求11所述之像素结构，其特征是该控制栅极位于该通道区的上方。
17.根据权利要求11所述之像素结构，其特征是该控制栅极位于该通道区、该源极掺杂区之部分区域以及该漏极掺杂区之部分区域的上方。
18.根据权利要求11所述之像素结构，其特征是该岛状多晶硅层还包括位于该通道区与该漏极掺杂区之间的电荷诱发掺杂区，且该电荷诱发掺杂区位于该控制栅极下方。
19.根据权利要求18所述之像素结构，其特征是该电荷诱发掺杂区的宽度小于或等于该通道区的宽度。
20.根据权利要求18所述之像素结构，其特征是该电荷诱发掺杂区为P型掺杂区。
21.根据权利要求11所述之像素结构，其特征是还包括缓冲层，设置于该基板与该岛状多晶硅层之间。
22.根据权利要求11所述之像素结构，其特征是还包括源极接触金属，与该源极掺杂区电连接；以及漏极接触金属，与该漏极掺杂区电连接。
23.一种存储单元的制造方法，其特征是包括于基板上形成岛状多晶硅层，其中该岛状多晶硅层包括源极掺杂区、漏极掺杂区以及位于该源极掺杂区与该漏极掺杂区之间的通道区；于该岛状多晶硅层上依次形成第一介电层、阻陷层以及第二介电层；以及于该第二介电层上形成控制栅极。
24.根据权利要求23所述之存储单元的制造方法，其特征是该岛状多晶硅层的形成方法包括于该基板上形成非晶硅层；通过热退火工艺使该非晶硅层再结晶成多晶硅层；图案化该多晶硅层；以及对该多晶硅层进行掺杂，以形成该源极掺杂区、该漏极掺杂区以及该通道区。
25.根据权利要求24所述之存储单元的制造方法，其特征是该热退火工艺包括准分子激光热退火工艺(ELA process)。
26.根据权利要求24所述之存储单元的制造方法，其特征是该源极掺杂区与该漏极掺杂区的形成方法包括对该多晶硅层进行N型掺杂。
27.根据权利要求24所述之存储单元的制造方法，其特征是还包括于该通道区与该漏极掺杂区之间形成电荷诱发掺杂区，其中该电荷诱发掺杂区位于该控制栅极下方。
28.根据权利要求27所述之存储单元的制造方法，其特征是该电荷诱发掺杂区的形成方法包括对该多晶硅层进行P型掺杂。
29.根据权利要求23所述之存储单元的制造方法，其特征是还包括于该基板与该岛状多晶硅层之间形成缓冲层。
30.根据权利要求23所述之存储单元的制造方法，其特征是还包括形成源极接触金属以及漏极接触金属，其中该源极接触金属与该源极掺杂区电连接，且该漏极接触金属与该漏极掺杂区电连接。
全文摘要
一种存储单元，此存储单元适于设置于基板上，且此存储单元包括岛状多晶硅层、第一介电层、阻陷层、第二介电层以及控制栅极。其中，岛状多晶硅层设置于基板上，且岛状多晶硅包括源极掺杂区、漏极掺杂区以及位于源极掺杂区与漏极掺杂区之间的通道区。第一介电层设置于岛状多晶硅层上，阻陷层设置于第一介电层上，而第二介电层设置于阻陷层上，且控制栅极设置于第二介电层上。上述之存储单元可整合在低温多晶硅液晶显示面板或有机发光二极管显示面板的制作中。
文档编号H01L21/02GK1953207SQ20051010954
公开日2007年4月25日 申请日期2005年10月21日 优先权日2005年10月21日
发明者陈宏泽, 陈麒麟, 陈昱丞, 陈纪文, 张鼎张 申请人:财团法人工业技术研究院