专利名称：半导体存储元件及半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储元件，该元件以电阻值的形式存储二进制数据0或1。本发明还涉及一种具有上述类型的半导体存储元件的半导体存储器件。
背景技术：
具有包含设置在半导体基板上的浮栅和设置在浮栅上的控制栅的两层栅结构的存储单元被广泛用作可电编程的、非易失性的半导体存储元件。此外，NAND型半导体存储器件，每个都具有为获得大的存储容量而串联连接的上述类型的存储单元，已经投入实际应用。但是，在具有两层栅结构的存储单元中，因为浮栅必须蓄积电荷，所以围绕浮栅的绝缘膜不能薄到所希望的程度。因此，这种存储单元不能做得更小或者以更低的电压驱动。
另外，也提出了MRAM，MRAM结合了非易失性的存储单元，例如磁隧道结(MTJ)单元，它们不具有浮栅并且其电阻值可以变化。为了从以电阻值的形式存储数据的任一存储单元中读出数据，经常需要向存储单元施加电流以检测其输出电压或向存储单元施加电压以检测其输出电流。必然地，存储单元的外围电路趋向于变大。考虑到这些，为了从晶体管的电导的变化检测出电阻值的变化，MTJ单元可以与晶体管结合(参照日本专利申请特开2001-273758号公报)。
但是，MTJ单元的电阻变化率低，并且晶体管的阈值也可能与设计值不同。考虑到这些，MTJ单元与晶体管相结合的方法不能像希望的那样充分改变晶体管的电导。因此，因为晶体管的源-漏极电阻值只能改变少量，所以必须使用可以读出电阻值的微小变化的外围电路。使用外围电路与读出MTJ单元的电阻值变化相比没有什么优点。
如上所述，具有两层栅结构的存储单元不利于使环绕浮栅的绝缘膜变薄。必然地，存储单元不能做得更小或者以更低的电压驱动。与此相对，以电阻值的形式存储数据的半导体存储单元需要大的外围电路以检测存储单元的电阻值。
发明内容
根据本发明的一个方面，提供一种半导体存储元件，包含第一电源端和第二电源端；包含栅的MIS(金属-绝缘体-半导体)晶体管；二端可变电阻元件，连接在MIS晶体管的栅和第一电源端之间，该可变电阻元件的电阻值根据在可变电阻元件中流动的电流量或电流流动的方向改变，但在切断电流时保持不变；以及固定电阻元件，连接在MIS晶体管的栅和第二电源端之间。
根据本发明的另一个方面，提供一种半导体存储元件，包含第一电源端和第二电源端；包含栅的MIS晶体管；第一二端可变电阻元件，连接在MIS晶体管的栅和第一电源端之间，该第一可变电阻元件的电阻值根据在第一可变电阻元件中流动的电流量或电流流动的方向改变，但在切断电流时保持不变；第二二端可变电阻元件，连接在MIS晶体管的栅和第二电源端之间，该第二可变电阻元件的电阻值根据在第二可变电阻元件中流动的电流量或电流流动的方向改变，但在切断电流时保持不变；以及控制节点，与MIS晶体管的栅连接。
图1是展示根据本发明的实施方式1的半导体存储元件的电路图。
图2是表示图1的存储元件中使用的MOS晶体管的阈值电压和施加到该MOS晶体管上的双栅电压之间的关系的曲线图。
图3A是具有设置在从栅极和布线层延伸的通路孔中的固定电阻元件和可变电阻元件的存储元件的平面图。
图3B是图3A所示的存储元件的截面图。
图4是说明图3A所示的可变电阻元件的电压容限和可变电阻元件的电阻变化率之间的关系的曲线图。
图5是展示根据本发明的实施方式2的半导体存储元件的电路图。
图6是展示根据本发明的实施方式3的半导体存储器件的电路图。
图7是说明怎样从图6所示的存储器件读出数据的曲线图。
图8是展示根据本发明的实施方式4的半导体存储器件的电路图。
具体实施例方式
下面将参照附图详细说明本发明的实施方式。
(实施方式1)图1是示出根据本发明的实施方式1的半导体存储元件的电路图。在这里示出的存储元件是构成存储阵列的部件(即存储单元)之一。
如图1所示，存储元件包含金属-氧化物-半导体(MOS)晶体管10、可变电阻元件20、电阻器30(固定电阻元件)。可变电阻元件20的一端连接在MOS晶体管10的栅，另一端连接在第一电源端(例如，接地端VSS端)。电阻器30的一端连接在MOS晶体管10的栅，另一端连接在第二电源端(例如，电源端VDD)。可变电阻元件20由例如相变材料制成。其电阻值随着加热温度变化。更准确地说，可变电阻元件20，根据由施加在它上面的电流值所决定的温度，具有第一电阻值或比第一电阻值高的第二电阻值中的任一个。
假设VDD＞VSS。那么，施加在晶体管10的栅上的电压如下(VDD-VSS)·R2/(R1+R2) ......(1)其中R1是电阻器30的电阻值，R2是可变电阻元件20电阻值。
可变电阻元件20的电阻值R2可以改变。如果电阻值R2变化，施加在晶体管10上的栅电压就会变化。如果栅电压设置在如图2所示范围内，该范围包括晶体管10的阈值电压Vth，那么晶体管10可以根据可变电阻元件20的电阻值R2接通或截止。
可变电阻元件20和电阻器30可以形成在硅基板、布线层或者绝缘膜内。它们可以通过布线连接。例如，可变电阻元件20和电阻器30可以埋于在栅极和布线层之间延伸的通路孔中，可以通过布线连接。此时，可以将额外的(overhead)面积减少至几乎为零。
图3A和3B示出包含晶体管10、可变电阻元件20以及电阻器30的存储元件。可变电阻元件20和电阻器30埋在通路孔中。图3A是平面图，图3B是截面图。如图3A和3B所示，晶体管10具有栅11、源12以及漏13，存储元件具有低电位布线41和高电位布线42。
在图3B中，低电位布线41和高电位布线42是位于相同高度且互相平行地延伸的层。但是，布线41和42也可以不在相同高度或不互相平行地延伸。它们的位置和方向可以根据晶体管10的源-漏路径延伸的方向和该存储单元的其它部件的位置来决定。
可变电阻元件20和电阻器30设计成具有使得施加在晶体管10的栅上的电压落在包含晶体管10的阈值的范围内的电阻值。可变电阻元件20的电阻值和电阻器30的电阻值也可以在晶体管10的阈值之前被确定。此时，晶体管10的栅电压范围首先被确定。于是，晶体管10被设计成为具有落在栅电压范围内的阈值。
图1的存储单元中，可变电阻元件20必须满足下面的条件，以补偿不同于设计特性的晶体管10的特性
{R2min/(R1+R2min)}V＜Vth-σaVth{R2max/(R1+R2max)}V＞Vth+σbVth......(2)其中R1是电阻器30的电阻值，R2min是可变电阻元件20可以取的最低电阻值，R2max是可变电阻元件20可以取的最高电阻值，V是高电压VDD和低电压VSS之间的差(VDD-VSS)，可以用来从存储单元读出数据，Vth是晶体管10的阈值。σaVth和σbVth是考虑到噪声、数据读出电路的规格时必需的电压容限。更明确地，σaVth是负的电压容限，σbVth是正的电压容限。
这些不等式(2)中的所有项是正值。因此[{V-(1-σa)Vth}/(1-σa)Vth]·R2min＜R1＜[{V-(1+σb)Vth}/(1+σb)Vth]·R2max......(3)因此，晶体管10、可变电阻元件20以及电阻器30被设计为具有满足不等式(3)的特性。
可变电阻元件20的电阻变化率α可以定义为α≡R2max/R2min......(4)从不等式(3)可知电阻变化率α如下α＞[{V-(1-σa)Vth}/(1-σa)Vth]·[(1+σb)Vth/{V-(1+σb)Vth}] ......(5)可变电阻元件20的电阻值变化应满足不等式(5)定义的电阻变化率α。
电阻变化率α取决于栅电压、阈值电压、σa以及σb。例如，2003年版的ITRS(International Technology Roadmap forSemiconductors)记载了当hp65阶段的电压是1.1V，阈值是0.18V，使得σa＝σb＝σ时，电阻变化率α如何取决于σ。在图4中，X轴表示σ，Y轴表示α的最小值。如图4所示，电阻变化率α为了确保例如约±0.4Vth的电压容限，至少应为约2.8。
因为可变电阻元件20埋在通路孔中，优选地，可变电阻元件具有两个端。考虑到这些，可变电阻元件20可以由相变材料例如Ge2Sb2Te5或任何其它氧族系物质、离子导电材料例如Cu2S、轮烷(rotaxane)超分子或其它分子材料制成。此外，可变电阻元件20也可以是包含绝缘膜和设置在该绝缘膜之中的金属层的元件。此外，可变电阻元件20也可以由经历电阻值变化的CMR(超巨磁电阻)材料例如Pr0.7Ca0.3MnO3制成。
图1的存储单元中，电阻器30连接到VDD端，可变电阻元件20连接到VSS端，当然，电阻器30和可变电阻元件20也可以分别连接到VSS端和VDD端。
将例如Ge2Sb2Te5用作可变电阻元件20的相变材料(参照S.H.Lee等人，Digest of Technical Papers，Symp.on VLSI Tech.2004，p.20)，将1mA电流脉冲施加在第一和第二电源端之间。结果，可变电阻元件20获得高电阻值1MΩ(因为Ge2Sb2Te5变成非晶态)。因此，晶体管10可以保持“接通”状态。当将0.5mA电流脉冲施加在第一和第二电源端之间时，可变电阻元件20获得低电阻值20kΩ(因为它结晶化了)。此时，晶体管10可以保持“截止”状态。即低电阻值→高电阻值(复位)；电流1mA高电阻值→低电阻值(设置)；电流0.5mA低电阻值20kΩ高电阻值1MΩ如果施加了0.5mA的电流脉冲，那么相变材料被加热到适合减少电阻值的温度，由此可变电阻元件20获得低电阻值。如果施加了1mA的电流脉冲，那么相变材料被加热到比适合减少电阻值的温度高的温度。然后，当该材料从上述高温急速冷却时，可变电阻元件20获得高电阻值。
用在固态电解质存储器中的Cu2S系材料被用作可变电阻元件20的离子导电材料(参照T.Sakamoto等人，Digest of Technical Papers，ISSCC 2004，p.290)。那么，当将0V施加在金属-Cu2S-Cu结构的金属层，将0.55V施加在金属-Cu2S-Cu结构的Cu层时，可变电阻元件20获得低电阻值100Ω或者更低。由此，晶体管10保持在“截止”状态。当将0.3V和0V的电压分别施加在金属层和Cu层时，可变电阻元件20的电阻值为100MΩ或更高。由此，晶体管10保持在“接通”状态。因此，如果可变电阻元件20由离子导电材料制成，那么它的电阻值可以通过改变电流施加方向来改变。即写入金属，0V；Cu，0.55V，10ms→电阻值＜100Ω擦除金属，0.3V；Cu，0V，10ms→电阻值＞100MΩ另外，可变电阻元件20也可由Pr0.7Ca0.3MnO3，即，一种CMR材料制成(参照W.Zhuang等人，Digest of Technical Papers，IEDM2002，p.193)。当将5V的电压施加在第一和第二电源端之间20ns时，该可变电阻元件20呈现约1kΩ的低电阻值。由此，晶体管10保持在“截止”状态。当将-5V的电压施加在第一和第二电源端之间10ns时，可变电阻元件20呈现约1MΩ的高电阻值。由此，晶体管10保持在“接通”状态。即写入+5V，20ns擦除-5V，10ns低电阻值～1kΩ高电阻值～1MΩ(最大)如上所述，在本实施方式中，可变电阻元件20和电阻器30的连接节点连接到MOS晶体管10的栅上。因此，MOS晶体管10的栅电压可以根据可变电阻元件20的电阻值控制。换句话来说，MOS晶体管10可以通过改变可变电阻元件20的电阻值来“接通”或“截止”。图1的存储单元由此可以实现其功能。
与NAND型闪存(flash memory)单元不同，图1的存储单元可以工作在低电压下。此外，因为可变电阻元件20是由相变材料制成的二端元件，所以可变电阻元件20的电阻值可以以高的电阻变化率改变。因此，晶体管10的电导可以大幅改变。当晶体管10的电导如此改变时，可以可靠地读出可变电阻元件20的电阻值的变化。由此，图1中示出的存储单元不需要大的用来检测可变电阻元件20的电阻值的外围电路。由此可以提供一种高集成度的存储器件。
(实施方式2)
图5是描述根据本发明的实施方式2的半导体存储元件的电路图。更精确地说，图5描述构成存储阵列的最小单位(即存储单元)的结构。
实施方式2与实施方式1的不同之处在于设置控制节点25作为追加部件。如图5所示，第一可变电阻元件21连接在MOS晶体管10的栅和第一电源端(例如，接地端VSS)之间。第二可变电阻元件22连接在MOS晶体管10的栅和第二电源端(例如，电源端VDD)之间。控制节点25从MOS晶体管10的栅引出。
在实施方式1中，可变电阻元件20和电阻器30是串联连接。在实施方式2中，因为设置了控制节点25，元件22发挥可变电阻元件的功能。即，通过控制上述控制节点25的电位和电压VDD和VSS，两个可变电阻元件21和22分别可以具有高电阻值和低电阻值，反之亦然。结果，施加在晶体管10的栅上的电压可以在比只有一个可变电阻元件的实施方式1(图1)更宽的范围内变化。换句话来说，每个可变电阻元件的电阻值的变化范围可以更窄。
实施方式2以与实施方式1相同的方式工作。为了改变可变电阻元件21的电阻值，在控制节点25和第一电源端之间施加电压。为了改变可变电阻元件22的电阻值，在控制节点25和第二电源端之间施加电压。
例如，控制节点25设置为接地电位，将增加相变材料的电阻值的高电压施加在第一电源端，将减少相变材料的电阻值的低电压施加在第二电源端。因此，可以增加可变电阻元件21的电阻值，可以减少可变电阻元件22的电阻值。由此，晶体管可以被接通。相反地，可以将低电压施加在第一电源端，将高电压施加在第二电源端。此时，可变电阻元件21的电阻值可以被降低，可变电阻元件22的电阻值可以被升高，由此晶体管10可以被截止。
因此，实施方式2可以实现与实施方式1相同的优点。而且，因为两个电阻器元件21和22都采用了可变电阻元件，所以可以更大幅地改变施加到晶体管10的栅上的电压。因此，可以以更大的自由度设计可变电阻元件21、22以及晶体管10。
(实施方式3)图6是描述根据本发明的实施方式3的半导体存储器件的电路图。
更具体地说，图6描述构成存储阵列的、包含图1所示类型的存储单元的一个块。图1所示类型的存储单元串联连接成串联电路。两个选择用晶体管连接到该串联电路的两端。将图6所示的模块和其它的相同的块排成行和列并相互连接，构成存储单元阵列。
如图6所示，将多个与包含在图1所示的存储单元中的晶体管相同的晶体管10串联连接，构成存储单元单位(unit)。第一选择用晶体管51是连接在存储单元单位的接地节点和源线80之间。第二选择用晶体管52是连接在存储单元单位的电源节点和位线70之间。在每个存储单元中，电阻器30的与晶体管10的栅相反侧的一端(即，第二电源端)连接在字线60，另一端(即，第一电源端)连接在源线80。
下面将说明该半导体存储器件如何工作。
首先说明怎样从半导体存储器件的存储单元读出数据。将如图7所示的相对较低的电压Vr施加在与目标存储单元连接的字线60。另一方面，将相对较高的电压Vread施加在另外的字线60和选择用晶体管51、52。电压Vr具有使得目标存储单元的晶体管10的栅电压落在包含阈值的范围内的值。电压Vread具有使得目标存储单元的晶体管10的栅电压超出阈值的值。
将位线预先充电，将具有上述值的电压施加在与目标存储单元连接的字线60。如果选择的存储单元的晶体管10是“截止”，那么保持位线70的电位。如果该晶体管10是“接通”，那么位线70连接到源线80。这样，位线70被设置为源线80的电位(通常是GND电位)。通过连接在位线70上的读出放大器，检测位线70具有的这些电位之差。
从任一被选择的存储单元中读出数据时，存储单元的晶体管10并不需要完全地被接通或者截止。只要晶体管10的栅电压在“截止”范围和接近阈值的区域之间就可以。这样，每个存储单元的可变电阻元件20可以被设计为其电阻值在这样的范围内变化。如图6所示，可变电阻元件20连接在源线80。但是，元件20也可以连接在字线60。在这种情况下，电阻器30连接在源线80。
下面将说明怎样在半导体存储器件的存储单元中写入或者擦除数据。写入或者擦除数据的方法取决于可变电阻元件20的类型。元件20可以是以脉冲电压的形式写入数据的元件。那么，没有与目标单元连接的字线60断开，源线80接地，向与目标单元连接的字线60施加脉冲信号，以写入或者擦除数据。另外，元件20也可以是以电压极性的形式写入数据的元件。此时，没有与目标单元连接的字线60断开，调节施加在源线80和与目标单元连接的字线60上的电压极性，以写入或者擦除数据。
不管每个存储单元的可变电阻元件是以电流脉冲的形式还是以电压极性的形式写入或者擦除数据，通过将相同的信号施加到字线60，可以擦除所有存储单元中的数据。
半导体存储器件可以是包含实施方式1的类型的存储单元的NAND型半导体存储器件。实施方式3可以提供一种具有高集成度和可以以低电压工作的NAND型半导体存储器件。
在实施方式3中，每个存储单元包含普通类型的晶体管。因此实施方式3可以在低电压下工作，这一点与闪存不同。在每个存储单元的可变电阻元件20中，电流保持流动，直到读出放大器锁存位线70的电位为止。但是，因为工作在低电压下，所以存储器件消耗的功率很小。通过增加电阻器30和可变电阻元件20的电阻值的绝对值，可以减少功率消耗。这是因为，每个单元的栅电压的范围是由电阻器30和可变电阻元件20的电阻值的比率来决定的。当读出放大器锁存了位线70的电位之后，不需要施加电压在字线60上。
已经提出过包含由相变材料制成的可变电阻元件的存储器。但是，现有技术中，将选择用晶体管分别串联连接在可变电阻元件上。电压或者电流施加在任一被选择的可变电阻元件上，由此检测电压或者电流，以读出数据。因为每个电阻元件具有两端，存储单元很难以串联连接来提高集成度。它们必然并联连接。在本发明的实施方式3中，存储单元可以串联连接。因此实施方式3可以获得高集成度。
在实施方式3中，当然也可以将存储单元并联连接。此时，存储器件也可以工作在低电压下，以减少工作中的消耗功率。
(实施方式4)图8是示出根据本发明的实施方式4的半导体存储器件的电路图。
更精确地说，图8描述构成存储阵列的、包含图5所示类型的存储单元的一个块。除了存储单元的类型，实施方式4本质上与实施方式3(图6)相同。
如图8所示，将多个存储单元的晶体管10串联连接，构成存储单元单位。第一选择用晶体管51连接在存储单元单位的接地节点和源线80之间。第二选择用晶体管52连接在存储单元单位的电源节点和位线70之间。在每个存储单元中，可变电阻元件20的与晶体管10的栅相反侧的一端(即，第二电源端)连接在字线60，另一端(即，第一电源端)连接在源线80。
如图5所示，在实施方式4中，每个存储单元具有控制节点。因此，应该考虑字线60、源线80以及控制线90(连接控制节点)延伸的方向。从存储单元读出数据时，控制线90断开。在存储单元中写入或者擦除数据时，控制线90设置为GND电位，将脉冲电压施加在任何被选择的单元的字线60和源线80上，使得可变电阻元件21和22的电阻值可以具有高电阻值和低电阻值，反之亦然。当根据电压极性将数据写入或擦除的情况下，字线60和源线80设置为高电位，控制线90设置为低电位，或者设置为与其相反的组合。
实施方式4实现了与实施方式3相同的优点。此外，在实施方式4中，虽然因为使用了控制线90，所以负载电容和元件面积增加了一点，但是设计可变电阻元件21和22的余地变得比较大。
(变形例)
本发明并不限定于上述的实施方式。可变电阻元件可以由除了相变材料、离子导电材料以及CMR之外的材料制成。它们可以由分子材料(参照Y.Chen等人，Appl.Phys.Lett.Vol.82，p.1610(2003))制成。此外，元件20可以包含绝缘膜和设置在该绝缘膜内的金属层(参照L.Ma等人，Appl.Phys.Lett.，Vol.80，p.2997(2002))。上述的实施方式中，开关晶体管是具有由氧化物制成的栅绝缘膜的MOS晶体管。当然，MOS晶体管可以用具有由除了氧化物以外的材料制成的栅绝缘膜的MIS(金属-绝缘体-半导体)晶体管代替。
其它的优点和变更对于本领域技术人员是显而易见的。因此，本发明在更广泛的意义上不应限定于在这里示出和说明的特定的细节和代表性的实施方式。所以，在不背离如附加的权利要求及其等价物所定义的总的发明构思的精神或范围的情况下，可以进行各种修改。
权利要求
1.一种半导体存储元件，包含第一电源端和第二电源端；具有栅的MIS(金属-绝缘体-半导体)晶体管；二端可变电阻元件，连接在上述MIS晶体管的栅和上述第一电源端之间，该可变电阻元件的电阻值根据在该可变电阻元件中流动的电流量或者该电流流动的方向改变，但在切断电流时保持不变；以及固定电阻元件，连接在上述MIS晶体管的栅和上述第二电源端之间。
2.如权利要求1所述的半导体存储元件，其特征在于上述可变电阻元件根据在该可变电阻元件中流动的电流量或者该电流流动的方向而具有第一电阻值或者比第一电阻值高的第二电阻值；且当上述可变电阻元件具有上述第一电阻值时，上述MIS晶体管的栅被设在比该晶体管的阈值Vth低的电压，当上述可变电阻元件具有上述第二电阻值时，被设在比上述阈值Vth高的电压。
3.如权利要求2所述的半导体存储元件，其特征在于{R2min/(R1+R2min)}V＜Vth-σaVth{R2max/(R1+R2max)}V＞Vth+σbVth其中R1是上述固定电阻元件的电阻值，R2min是上述可变电阻元件的第一电阻值，R2max是上述可变电阻元件的第二电阻值，V是用来读出数据的分别施加在上述第一电源端的电压和施加在上述第二电源端的电压之间的差，σaVth是对于阈值Vth的负的电压容限，σbVth是对于阈值Vth的正的电压容限。
4.如权利要求1所述的半导体存储元件，其特征在于上述可变电阻元件是由相变材料、离子导电材料或者CMR制成的。
5.如权利要求1所述的半导体存储元件，其特征在于上述可变电阻元件由相变材料制成，通过流动使温度达到适合于上述相变材料的温度的第一电流而成为低电阻值相来减少上述电阻元件的电阻值，通过流动比第一电流大的第二电流而成为高电阻值相来增加上述可变电阻元件的电阻值。
6.如权利要求5所述的半导体存储元件，其特征在于在写入数据时，根据需要写入的数据，在上述第一电源端和上述第二电源端之间施加上述第一电流或者上述第二电流；在擦除数据时，在上述第一电源端和上述第二电源端之间施加上述第一电流或者上述第二电流；在读出数据时，将上述第一电源端和上述第二电源端分别设置为接地电位VSS和电源电位VDD。
7.如权利要求6所述的半导体存储元件，其特征在于在写入数据或者擦除数据时，上述第一电源端设置为接地电位VSS，在上述第二电源端上施加脉冲电压。
8.如权利要求1所述的半导体存储元件，其特征在于上述可变电阻元件由离子导电材料制成，通过在第一方向上流动电流而成为低电阻值相位来减少上述可变电阻元件的电阻值，通过在与第一方向相反的第二方向上流动电流而成为高电阻值相，来增加上述可变电阻元件的电阻值。
9.如权利要求1所述的半导体存储元件，包含设置在MIS晶体管上的、具有通路孔的层间绝缘膜，其特征在于上述固定电阻元件和上述可变电阻元件埋设在通路孔中。
10.一种半导体存储元件，包含第一电源端和第二电源端；包含栅的MIS晶体管；第一二端可变电阻元件，连接在上述MIS晶体管的栅和上述第一电源端之间，该第一可变电阻元件的电阻值根据在第一可变电阻元件中流动的电流量或该电流流动的方向改变，但在切断电流时保持不变；第二二端可变电阻元件，连接在上述MIS晶体管的栅和上述第二电源端之间，该第二可变电阻元件的电阻值根据在第二可变电阻元件中流动的电流量或该电流流动的方向改变，但在切断电流时保持不变；以及控制节点，与上述MIS晶体管的栅连接。
11.如权利要求10所述的半导体存储元件，其特征在于上述第一二端可变电阻元件和上述第二二端可变电阻元件根据在上述可变电阻元件中流动的电流量或者该电流流动的方向分别具有两个不同的电阻值；上述第二二端可变电阻元件具有第一电阻时第一可变电阻元件具有比第一电阻值高的第二电阻值，反之亦然。
12.如权利要求11所述的半导体存储元件，其特征在于当上述第一二端可变电阻元件和上述第二二端可变电阻元件分别具有上述第一电阻值和上述第二电阻值时，上述MIS晶体管具有比该MIS晶体管的阈值Vth低的栅电位；当上述第一二端可变电阻元件和上述第二二端可变电阻元件分别具有上述第二电阻值和上述第一电阻值时，上述MIS晶体管具有比该MIS晶体管的阈值Vth高的栅电位。
13.如权利要求10所述的半导体存储元件，其特征在于上述第一二端可变电阻元件和上述第二二端可变电阻元件是由相变材料、离子导电材料或者CMR制成的。
14.如权利要求10所述的半导体存储元件，其特征在于在读出数据时，释放上述控制节点；在写入数据或者擦除数据时，在上述控制节点和上述第一电源端以及上述第二电源端之间施加电流。
15.如权利要求10所述的半导体存储元件，其特征在于上述第一二端可变电阻元件和上述第二二端可变电阻元件都是由相变材料制成的，通过流动使温度达到适合于上述相变材料的温度的第一电流而成为低电阻值相来减少上述电阻元件的电阻值，通过流动比第一电流大的第二电流而成为高电阻值相来增加上述可变电阻元件的电阻值。
16.如权利要求15所述的半导体存储元件，其特征在于在写入数据时，根据需要写入的数据，在上述第一电源端和上述第二电源端之间施加上述第一电流或者上述第二电流；在擦除数据时，在上述第一电源端和上述第二电源端之间施加上述第一电流或者上述第二电流；在读出数据时，将上述第一电源端和上述第二电源端分别设置为接地电位VSS和电源电位VDD。
17.如权利要求10所述的半导体存储元件，其特征在于上述第一二端可变电阻元件和上述第二二端可变电阻元件都是由离子导电材料制成的，通过在第一方向上流动电流而成为低电阻值相来减少可变电阻元件的电阻值，通过在与第一方向相反的第二方向上流动电流而成为高电阻值相来增加可变电阻元件的电阻值。
18.如权利要求10所述的半导体存储元件，包含设置在MIS晶体管上的、具有通路孔的层间绝缘膜，其特征在于上述第一和第二电阻元件埋设在通路孔中。
19.一种半导体存储器件，具有字线、公用源线以及位线，包含存储单元单位，具有电源节点、接地节点以及多个半导体存储元件，每个该半导体存储元件都是由权利要求1的存储元件形成的，该存储元件的MIS晶体管串联连接在电源节点和接地节点之间，每个该存储元件具有分别连接到上述字线和上述公用源线的第一和第二电源端；第一选择用晶体管，连接在上述存储单元单位的接地节点和上述公用源线之间；以及第二选择用晶体管，连接在上述存储单元单位的电源节点和上述位线之间。
20.一种半导体存储器件，具有字线、公用控制线、源线以及位线，包含存储单元单位，具有电源节点、接地节点以及多个半导体存储元件，每个该半导体存储元件都是由权利要求10的存储元件形成，该存储元件的MIS晶体管串联连接在电源节点和接地节点之间，每个该存储元件具有连接在上述字线的第一电源端和连接在上述控制线的第二电源端；第一选择用晶体管，连接在上述存储单元单位的接地节点和上述源线之间；以及第二选择用晶体管，连接在上述存储单元单位的电源节点和上述位线之间。
21.如权利要求20所述的半导体存储器件，其特征在于在读出数据时，释放上述公用控制线；在写入数据或者擦除数据时，在上述公用控制线、上述字线以及上述源线上施加电流。
全文摘要
提供一种半导体存储元件和半导体存储器件。该半导体存储元件将数据作为电阻值的差来存储。上述存储元件包含MIS晶体管、二端可变电阻元件以及固定电阻元件。MIS晶体管具有栅。二端可变电阻元件连接在MIS晶体管的栅和第一电源端之间。可变电阻元件的电阻值根据在该可变电阻元件中流动的电流量或者该电流流动的方向改变，即使停止通电也会保持变化后的电阻值。固定电阻元件连接在MIS晶体管的栅和第二电源端之间。
文档编号H01L27/10GK1801392SQ20051011946
公开日2006年7月12日 申请日期2005年11月10日 优先权日2004年11月10日
发明者安田心一 申请人:株式会社东芝